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PMOS FETとは 意味・読み方・使い方
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Wiktionary英語版での「PMOS FET」の意味 |
pMOSFET
出典:『Wiktionary』 (2025/04/22 01:27 UTC 版)
名詞
pMOSFET (plural pMOSFETs)
- (electronics, semiconductors) A type of metal–oxide–semiconductor field-effect transistor (MOSFET) that utilizes an p-type channel, conducting when a voltage voltage below a threshold is applied to the gate relative to the source. It is commonly used in complementary metal–oxide–semiconductor (CMOS) technology alongside nMOSFETs.
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1990 March, Katsushi Asahina, Shuji Murakami, Katsuki Ichinose, Fuyumi Minami, Yasuhiro Funakoshi, “A 256-K 13-Nanosecond CMOS SRAM”, in Electronics & Communications in Japan, Part 2: Electronics, volume 73, number 3, pages 44-45:
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As shown in Fig. 2, the source-drain breakdown characteristics of PMOSFETS exhibit an increase in the drain current under the same drain voltage as the gate length increases.
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2025 April, A. Tahiat, B. Cretu, A. Veloso, E. Simoen, “Investigation of DC and low frequency noise parameters of junctionless GAA Si VNW pMOSFETs in the temperature range from 80 K to 340 K”, in Solid-State Electronics, volume 225, page 1:
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In this article, the performance of vertical nanowire Gate All Around (GAA) junction-less pMOSFETs on SOI having an asymmetric architecture was investigated experimentally based on an in-depth study of their electrical characteristics.
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「PMOS FET」の部分一致の例文検索結果
該当件数 : 2件
A characteristics evaluation element 1 is provided with an inverter circuit, which comprises one or more semiconductor devices, consisting of semiconductor circuits, such as a PMOS FET 10 and an NMOS FET 20 having at least a part of a measurement pad in common, and uses a common pad 13 for gate and a common pad 14 for drain made to be in common.例文帳に追加
特性評価用素子1に、2つ以上の半導体素子によって構成され、少なくとも一部の測定用パッドを共用化した半導体回路、例えば、PMOS型FET10及びNMOS型FET20によって構成され、ゲート用共用パッド13及びドレイン用共用パッド14を共用化したインバータ回路を設ける。 - 特許庁
The semiconductor device having a CMOS-FET circuit includes at least one of a pretension film (119) provided at a part of an isolation film (102) on the periphery of an NMOS forming region and having pretension, and a compressive stress film (120) provided at a part of the isolation film (102) on the periphery of a PMOS forming region and having compressive stress.例文帳に追加
CMOS−FET回路を備える半導体装置において、NMOS形成領域周辺の素子分離膜(102)の一部に設けられ引張応力を有する引張応力膜(119)と、PMOS形成領域周辺の素子分離膜(102)の一部に設けられ圧縮応力を有する圧縮応力膜(120)と、の少なくとも一方を備えている。 - 特許庁
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