double data rate modeとは 意味・読み方・使い方

Single data rate mode signals CL1, BL1 are activated, and a double data rate synchronous DRAM integrated circuit device is operated with a single data rate mode.例文帳に追加

シングルデータレートモード信号ＣＬ１、ＢＬ１を活性化してダブルデータレート同期式ＤＲＡＭ集積回路装置をシングルデータレートモードで動作させる。 - 特許庁

To reduce logic scale for generating a burst address and preventing malfunction in a memory provided with a rate-write function and having a DDR(Double Data Rate) mode.例文帳に追加

レイトライト機能を備えＤＤＲモードを有するメモリにおけるバーストアドレスの生成や誤動作防止のための論理規模を縮小する。 - 特許庁

By attaining a register about mode reset by a nonvolatile ferroelectric capacitor, the same function as SDR (signal Data Rate), SDRAM (Synchronous Dynamic Random Access Memory), or DDR (Double Data Rate) can be attained at the time of applying it to the nonvolatile capacitor memory.例文帳に追加

このような本発明は、モードリセットに関するレジスタを不揮発性強誘電体キャパシタで具現することにより、不揮発性キャパシタメモリに適用時ＳＤＲ（Single Data Rate）ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）又はＤＤＲ（Double Data Rate）ＳＤＲＡＭと同一の機能を具現することができるようにする。 - 特許庁

The basic test speed is 500 MHz, but this speed can be increased to up to 1 GHz in Double Data Rate Mode (DDR Mode), for at-speed testing of today's faster memory devices.発音を聞く 例文帳に追加

基本的な試験速度は500MHzであるが, 今日のより速い記憶デバイスの速度指向試験用には, DDR(倍速)モードでこの速度を1GHzまで増大させることができる. - コンピューター用語辞典

In a DDRSDRAM(double data rate synchronous dynamic RAM), a mode register 17 which is activated when a signal ϕMA is activated outputs a mode signal MD1-3 according to an address signal ext.A0-j.例文帳に追加

ＤＤＲＳＤＲＡＭにおいて、モードレジスタ１７は、信号φＭＡの活性化時活性化され、アドレス信号ｅｘｔ．Ａ０−ｊに従ってモード信号ＭＤ１−３を出力する。 - 特許庁

To increase operation speed of a synchronous DRAM, etc., and a system including this and to reduce power consumption by improving an output phase synchronous characteristic of a synchronous DRAM and the like having a double data rate mode and provided with a DLL circuit, and reducing its current consumption.例文帳に追加

ダブルデータレートモードを有しＤＬＬ回路を備えるシンクロナスＤＲＡＭ等の出力位相同期特性を改善し、その消費電流を低減して、シンクロナスＤＲＡＭ等及びこれを含むシステムの高速化及び低消費電力化を図る。 - 特許庁