frequency doublerとは 意味・読み方・使い方

Then a 1/2 frequency divider 306 receives the doubler output signals 304 whose duty factor is accurately 50% and generates 1/2 frequency divider output signals with a frequency being half that of its input signal and with a phase different of 90 degrees with each other.例文帳に追加

そして、２分周器306は、正確にデューティ比50％の２逓倍器出カ信号304を入力し、その1/2の周波数で各々90度の位相差を持つ２分周器出力信号307を生成する。 - 特許庁

This invention relates to a clock doubler circuit that generates a double frequency clock signal from 1st, 2nd, 3rd and 4th input clock signals.例文帳に追加

本発明は、第１、第２、第３および第４の入力クロック信号から１つの倍周波数クロック信号を発生させるためのクロック・ダブラ回路に関する。 - 特許庁

To provide a frequency doubler diode-stimulated solid-state laser which can be improved not only in stabilization but also in output ability for the polarized light mode in a resonator.例文帳に追加

共振器内の偏光モードに対し、安定化のほかに出力能の向上も得ることのできる周波数倍増型のダイオード励起式固体レーザ - 特許庁

To provide a winding method for improving the productivity of a transformer unit formed by holding a high-voltage component for constituting a voltage doubler rectifier circuit for rectifying a high-frequency high voltage from a secondary winding on the same bobbin for a transformer.例文帳に追加

２次巻線からの高周波高電圧を整流する倍電圧整流回路を構成する高電圧部品をトランスと同一ボビンに保持してなるトランスユニットにおいて、生産性を高める巻き付け工法を提供する。 - 特許庁

To provide a semiconductor device, a reception circuit and a frequency doubler circuit capable of stably securing the setting up of input data and hold time by keeping the delay of output clocks from a DLL circuit to input clocks to the DLL circuit from varying even if an input clock frequency varies.例文帳に追加

入力クロック周波数が変わっても、DLL回路への入力クロックに対するDLL回路からの出力クロックの遅延が変わらず、入力データのセットアップ、ホールド時間が安定して確保できる半導体装置、受信回路及び周波数逓倍回路。 - 特許庁

The loss reduction of switching elements Q1-Q4 is achieved together with the downsizing of the high-frequency transformer 13 by arranging a voltage doubler rectifier means 15 on the secondary side of the high-frequency transformer 13 and letting a resonance current flow thereby achieving the reduction of the pieces of the secondary windings and lower withstand voltages of parts.例文帳に追加

高周波トランス１３の２次側に倍電圧整流手段１５を配置し、共振電流を流すことで、２次巻線数の低減と構成部品の低耐圧化を達成し、高周波トランス１３の小形化とともにスイッチング素子Ｑ１〜スッチング素子Ｑ４の低損失化を実現するものである。 - 特許庁

A clock doubler (108) including a clock doubling circuit (250) for generating from a system clock (102) a clock signal (246) having a frequency substantially double that of the system clock (102) and also having a pulse width and associated duty cycle is provided.例文帳に追加

システムクロック(102)をもとにして、該システムクロック(102)の実質的に２倍の周波数を持ち、パルス幅およびデューティサイクルをさらに有するクロック信号(246)を生成するクロック倍化回路(250)を含むクロック・ダブラ(108)を提供する。 - 特許庁

Moreover, a clock signal CLK2' having a two-fold frequency of a power supply voltage VCC is generated by a voltage doubler circuit 36, and the gate of the N-channel MOS transistor 23 is stepped up by applying this clock signal CLK2' to a capacitor 27.例文帳に追加

また、倍電圧回路３６によって電源電圧ＶＣＣの２倍の振幅を有するクロック信号ＣＬＫ２′を生成し、このクロック信号ＣＬＫ２′をキャパシタ２７に与えてＮチャネルＭＯＳトランジスタ２３のゲートを昇圧させる。 - 特許庁