clock doublingとは 意味・読み方・使い方

A clock doubling block 111 doubles a clock CK.例文帳に追加

クロック逓倍部１１１は、クロックＣＫを逓倍する。 - 特許庁

It is delayed by one clock in an FF 13 for carry (doubling) to be outputted to the following step from a data output terminal DO.例文帳に追加

そして、ＦＦ１３で１クロック分だけ遅延され、これが桁上げ（２倍）動作となって、データ出力端子ＤＯから後段に出力される。 - 特許庁

The multiplication signal generation part 9 generates a signal by frequency-doubling the first clock signal CK based on the first clock signal CK and the second clock signal X.例文帳に追加

そして、逓倍信号生成部９は、第１クロック信号ＣＫ及び第２クロック信号Ｘに基づいて第１クロック信号ＣＫの２逓倍信号を生成する。 - 特許庁

A clock doubler (108) including a clock doubling circuit (250) for generating from a system clock (102) a clock signal (246) having a frequency substantially double that of the system clock (102) and also having a pulse width and associated duty cycle is provided.例文帳に追加

システムクロック(102)をもとにして、該システムクロック(102)の実質的に２倍の周波数を持ち、パルス幅およびデューティサイクルをさらに有するクロック信号(246)を生成するクロック倍化回路(250)を含むクロック・ダブラ(108)を提供する。 - 特許庁

Data is outputted from a terminal DQn by the prescribed time decided by a delay circuit 108 basing on rise of an internal clock signal ICLK generated by doubling a frequency of an external clock signal 2 for one data as reference.例文帳に追加

１データにつき、外部クロック信号を２逓倍して発生した内部クロック信号ＩＣＬＫの立上がりを基準として遅延回路１０８で定められる所定の時間だけ端子ＤＱｎからデータ出力を行なう。 - 特許庁

To provide a PWM signal generation device that can output a PWM signal of double resolution in a simple circuit without doubling the frequency of a reference clock, and can reduce power consumption.例文帳に追加

本発明は、基準クロックを倍の周波数にすることなく、簡単な回路でＰＷＭ信号の分解能を倍にして出力することができると共に、消費電力を低減することが可能なＰＷＭ信号生成装置を提供する。 - 特許庁

To provide a PWM signal generator, a generation method, a digital/analog converter and a digital amplifier capable of reducing both harmonic distortion and a noise floor without doubling a clock frequency.例文帳に追加

クロック周波数を２倍にすることなく高調波歪み及びノイズフロアの双方を低減させることができるＰＷＭ信号発生器及び発生方法並びにディジタル・アナログ変換器及びディジタルアンプを提供する。 - 特許庁