This semiconductor memory comprises a selection signal generating circuit, a word line voltage generating circuit, and a switch circuit.例文帳に追加

本発明よる半導体メモリ装置は、選択信号発生回路、ワードライン電圧発生回路及びスイッチ回路を含む。 - 特許庁

The semiconductor memory device includes a selection signal generation circuit 220, a word line voltage generation circuit 240, and a switch circuit 260.例文帳に追加

本発明による半導体メモリ装置は、選択信号発生回路、ワードライン電圧発生回路及びスイッチ回路を含む。 - 特許庁

A switch part 52D for electrically connecting and disconnecting a wiring which connects an oscillation part 52 to a selection part 51 and a constant voltage line Lx is provided.例文帳に追加

発振部５２と選択部５１とをつなぐ配線と定電圧線Ｌｘとの電気的な継断を行うスイッチ部５２Ｄが設けられている。 - 特許庁

In the period wherein the selection voltage is applied to one scan line, a data line driving circuit 250 turns on the switch 260 for a period corresponding to the grayscale of the pixel corresponding to the intersection of the scan line applied with the selection voltage and the data line connected to one end of the switch, and then controls the switch into an off state after the period.例文帳に追加

データ線駆動回路２５０は、一の走査線に選択電圧が印加された期間において、スイッチ２６０を、当該選択電圧が印加された走査線と当該スイッチの一端に接続されたデータ線との交差に対応する画素の階調に応じた期間だけオン状態とし、この後、当該スイッチをオフ状態に制御する。 - 特許庁

The on-resistance of each switch in an upper selection circuit 312 is adjusted in accordance with a reference gradation voltage of a reference gradation voltage line 202 to which each switch is connected, and a dividing resistance of a ladder resistance 330.例文帳に追加

上位選択回路３１２の各スイッチのオン抵抗は、各スイッチが接続される基準階調電圧線２０２の基準階調電圧と、ラダー抵抗３３０の分割抵抗に応じて調整される。 - 特許庁

A data line voltage in accordance with stored data of the selection memory cell is transmitted to the node N1 by the switch circuit 110, a data line voltage when the selection memory cell stores '1' data is transmitted to the node N2, and a data line voltage when the selection memory cell stores '0' data is transmitted to the node N3.例文帳に追加

スイッチ回路１１０によって、ノードＮ１へは、選択メモリセルの記憶データに応じたデータ線電圧が伝達され、ノードＮ２へは、選択メモリセルが“１”データを記憶したときのデータ線電圧が伝達され、ノードＮ３へは、選択メモリセルが“０”データを記憶したときのデータ線電圧が伝達される。 - 特許庁

The gate voltage switch circuit 15 supplies, through a row decoder 20, a word line voltage VWL (= voltage VrtminL) outputted by the data read-out gate voltage generating circuit 70 to a word line WL to which a selection memory cell belonging to a memory cell 30 is connected.例文帳に追加

ゲート電圧スイッチ回路１５は，データ読み出しゲート電圧発生回路７０が出力するワード線電圧ＶＷＬ（＝電圧ＶｒｔｍｉｎＬ）をロウデコーダ２０を介して，メモリセル３０に属する選択メモリセルが接続されているワード線ＷＬに供給する。 - 特許庁

In the application period of the selection voltage, a switch 260 is turned on for a period corresponding to a grayscale of a pixel corresponding to an intersection of a scan line applied with the selection voltage and a data line connected to one end of the switch, and then controlled into an off state after the period by a data line driving circuit 250.例文帳に追加

データ線駆動回路２５０は、選択電圧の印加期間において、スイッチ２６０を当該選択電圧が印加された走査線と当該スイッチの一端に接続されたデータ線との交差に対応する画素の階調に応じた期間だけオン状態とし、この後、当該スイッチをオフ状態に制御する。 - 特許庁

Then, the pixel has a selection line CLM for outputting the electric charges of the capacity 18 via the switch 26 of plural pixels and an electric charge amplifier 41 for converting the electric charge of the capacity 18 outputted to the line CLM to voltage.例文帳に追加

そして、複数の画素の前記選択スイッチを介して前記検出容量の電荷が出力される選択線CLMと、選択線に出力された検出容量の電荷を電圧に変換する電荷増幅器４１とを有する。 - 特許庁

A detection voltage of the spontaneous light emitting element 48 in a spontaneous light emitting display panel 15 is passed through a pixel detection switch 47 and a bidirectional signal line 10' and further passed through a selection switch 44 in a data line drive circuit 9 to be detected by a detecting circuit 45.例文帳に追加

自発光表示パネル１５内の自発光素子４８の検出電圧は、画素検出スイッチ４７と双方向信号線１０’を介して、データ線駆動回路９内の選択スイッチ４４を通り検出回路４５で検出される。 - 特許庁

The non-volatile semiconductor storage is provided with a cell bias circuit 1 (constant voltage output section), a memory cell array 3, a column switch group 4, a non-selection source line equalizing transistor group 5, a detecting circuit 6, a sub-memory cell array selecting circuit 7, a word line selecting circuit 8, and a column address decoder 9.例文帳に追加

不揮発性半導体記憶装置は，セルバイアス回路１（定電圧出力部），メモリセルアレイ３，カラムスイッチ群４，非選択ソースラインイコライズトランジスタ群５，検出回路６，サブメモリセルアレイ選択回路７，ワードライン選択回路８，カラムアドレスデコーダ９を備えている。 - 特許庁

A gate output circuit 12 changes the voltage of a gate wiring Gi according to a prescribed rule during the time of one line time which is the selection period of the gate wiring Gi, and an analog switch circuit 26 changes from an on state to an off state at the timing complying with image data Dj.例文帳に追加

ゲート配線Ｇｉの選択期間である１ライン時間の間に、ゲート出力回路１２はゲート配線Ｇｉの電圧を所定の規則に従って変化させ、アナログスイッチ回路２６は画像データＤｊに応じたタイミングでオン状態からオフ状態に変化する。 - 特許庁