output assertionとは 意味・読み方・使い方

Partial correctness of a program S with respect to input assertion p and output assertion q is usually denoted: ...発音を聞く 例文帳に追加

入力表明pと出力表明qに関するプログラムSの部分的正確性は、通常...のように示される。 - コンピューター用語辞典

Whenever the call of a predicate satisfies the input assertion, then the call instantiated by any computed answer substitution satisfies the output assertion.発音を聞く 例文帳に追加

述語の呼び出しが入力表明を満足するときはいつでも、計算された答えの代入によって例示される呼び出しは出力表明を満足する。 - コンピューター用語辞典

The level shifter circuit includes a level shift portion (201) and an output portion (202) for outputting its output signal, in response to the assertion of an enable signal (IEN).例文帳に追加

レベルシフタ回路は、レベルシフト部（２０１）と、その出力信号を、イネーブル信号（ＩＥＮ）のアサートに呼応して外部出力するための出力部（２０２）とを含む。 - 特許庁

The output logic of the output portion is determined in a timing which is slower than the timing of the assertion of the enable signal so that undesired pulsing potential variations (noise) are not generated.例文帳に追加

上記イネーブル信号がアサートされるタイミングよりも遅いタイミングで上記出力部の出力論理が確定されることで、パルス性の不所望な電位変化（ノイズ）を生じないようにする。 - 特許庁

Upon a transmission anomaly assertion signal, a buffer control circuit 19 inactivates an output buffer enable signal EN2 to disconnect the output buffer 13 from the system bus and activates a bypass buffer enable signal EN1 to put a bypass buffer 11 into a bypass mode.例文帳に追加

バッファ制御回路１９は、送信異常の判定信号で出力バッファ・イネーブル信号ＥＮ２をインアクティブにして出力バッファ１３をシステムバスから切り離し、バイパス・バッファ・イネーブル信号ＥＮ１をアクティブにしてバイパス・バッファ１１をバイパス状態にする。 - 特許庁

The level shift portion (201) includes an output node (ITX), whose logical level is determined in timing slower than the assertion timing of the enable signal, and the output portion (202) includes active elements (Q11, Q13) that determine the output logic of the output portion, in a state where the enable signal is asserted, according to the logical level of the output node.例文帳に追加

上記レベルシフト部（２０１）は、上記イネーブル信号のアサートタイミングよりも遅いタイミングで論理レベルが確定される出力ノード（ＩＴＸ）を含み、上記出力部（２０２）は、上記イネーブル信号がアサートされた状態で、上記出力ノードの論理レベルに応じて上記出力部の出力論理を確定するための能動素子（Ｑ１１，Ｑ１３）を含む。 - 特許庁

Based on a design file describing information including conditions used in the verification of equivalence between the verification reference circuit and the verification subject circuit, an application generation unit 120 generates an assertion for verifying that an output signal from the verification reference circuit and an output signal from the verification subject target match.例文帳に追加

アサーション生成部１２０は、検証基準回路と前記検証対象回路との等価性検証に用いる条件を含む情報が記述された設計ファイルに基づいて、検証基準回路からの出力信号と、検証対象回路からの出力信号と、が一致することを検証するためのアサーションを生成する。 - 特許庁