桁上げ時間の英語

下位桁グループからの桁上げ入力Ｃｉｎの入力を桁上げ先見加算器の最終段に入力させ、桁上げ入力Ｃｉｎの入力以降の演算量を減少させ、演算時間をさらに高速化させた桁上げ先見加算器を提供する。例文帳に追加

To provide a carry look ahead adder whose computation time is shortened by inputting a carry input Cin from a low-order digit group to the final stage of the carry look ahead adder and reducing the computational quantity after the carry input Cin. - 特許庁

入力桁数が増加しても、回路を複雑化させずに遅延時間を抑制できる桁上げ出力回路を提供する。例文帳に追加

To provide a carry output circuit suppressing delay time without complicating the circuit even when the number of input digits increases. - 特許庁

両者の差分を取る（Ｓ４）と、差分を所定時間間隔に換算し（Ｓ７）、時計の桁上げ前に補正を行う（Ｓ８）。例文帳に追加

A difference in the count values is obtained (S4) and the difference is represented in terms of the predetermined time interval (S7), and time is corrected before being carried (S8). - 特許庁

オーバーフロー試験を行う電子式電力量計において、計量初期値（オール０）からオーバーフローまでの計量（桁上げ）試験を行うことなく、試験時間を大幅に短縮する。例文帳に追加

To significantly shorten the testing time, without having to perform metering (carrying) test from a metering initial value (all zero) up to overflow, in an electronic watthour meter that performs overflow test. - 特許庁

従来の技術において、マンチェスタ桁上げ加算器の桁上げ連鎖部に代表されるドミノ論理回路において必要であった、クロック信号が０の期間にオフになりプリチャージノードのプリチャージ状態を破壊してしまわないためのＮチャンネルトランジスタを排除し、ドミノ論理回路の動作遅延時間を向上する。例文帳に追加

To enhance an operation delay time of a domino logic circuit by excluding an N channel transistor(TR) that has been required for a domino logic circuit represented as a carry chain for a Manchester carry adder in a conventional technology and is turned off when a clock signal is zero and used for avoiding destruction of a pre-charge state of a pre-charge node. - 特許庁