「"強誘電体ゲート"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

強誘電体ゲートデバイスとその駆動方法例文帳に追加

FERROELECTRIC GATE DEVICE AND DRIVING THEREOF - 特許庁

強誘電体ゲート有機電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート有機電界効果トランジスタの製造方法例文帳に追加

FERROELECTRIC GATE ORGANIC FIELD EFFECT TRANSISTOR, MEMORY ELEMENT USING THE SAME, AND METHOD OF MANUFACTURING THE FERROELECTRIC GATE ORGANIC FIELD EFFECT TRANSISTOR - 特許庁

強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法例文帳に追加

FERROELECTRIC GATE FIELD EFFECT TRANSISTOR, MEMORY ELEMENT USING THE SAME, AND METHOD OF MANUFACTURING THE FERROELECTRIC GATE FIELD EFFECT TRANSISTOR - 特許庁

強誘電体ゲートトランジスタを用いた半導体記憶装置例文帳に追加

SEMICONDUCTOR MEMORY DEVICE USING FERROELECTRIC GATE TRANSISTOR - 特許庁

強誘電体ゲート電界効果トランジスタを使用する不揮発性メモリ例文帳に追加

NONVOLATILE MEMORY USING FERROELECTRIC GATE FIELD-EFFECT TRANSISTOR - 特許庁

強誘電体ゲート部構成用のＳｉ基板４２を調整し、基板中にｐ−ウェル４４を形成するためＢイオンを注入する。例文帳に追加

An Si substrate 42 for constituting a ferroelectric gate section is adjusted and B ions are implanted into the substrate 42 for forming a p-well 44. - 特許庁

蝕刻選択比の大きいバッファ層を利用した自己整列強誘電体ゲートトランジスタの製造方法例文帳に追加

METHOD FOR MANUFACTURING SELF-ALIGNED FERROELECTRIC GATE TRANSISTOR USING BUFFER LAYER WITH LARGE ETCHING SELECTIVITY - 特許庁

低電圧動作が可能であり、データ保持期間の長い強誘電体ゲートＦＥＴおよびその製造方法を提供する。例文帳に追加

To provide a ferroelectric gate FET operable at a low voltage and having a long data retention period, and to provide its manufacturing method. - 特許庁

強誘電体ゲートトランジスタにおいて、書き込まれた情報の保持時間を改善する構造を、低コストで実現する。例文帳に追加

To realize a structure of improving the holding time of written information at a low cost, in a ferrodielectric gate transistor. - 特許庁

強誘電体ゲートデバイスの強誘電体層の結晶性を向上し、分極状態の保持特性を改善する。例文帳に追加

To improve the crystallizability of the ferroelectric layer of a ferroelectric gate device, and to enhance holding characteristics under a polarized state. - 特許庁

ＦｅＧＦＥＴデバイスは、さらに、チャネル領域の少なくとも１つの側壁上に形成された強誘電体ゲート領域、該強誘電体ゲート領域と電気的に接触している少なくとも１つのゲート電極、およびチャネル領域の上面上に形成され、チャネル領域と電気的に接触している第２のドレーン／ソース電極を備える。例文帳に追加

The FeGFET device is further provided with a ferroelectric gate region formed on at least one sidewall of the channel region, at least one gate electrode electrically contacting the ferroelectric gate region, and a second drain/source electrode, formed on the top surface of the channel region and electrically contacts the channel region. - 特許庁

シリコン基板と強誘電体層間に蝕刻選択比の高いバッファ層を形成して乾式蝕刻を遂行することで、シリコン基板の損傷を防止しながら自己整列強誘電体ゲートトランジスタの集積度を向上し得る蝕刻選択比の大きいバッファ層を利用した自己整列強誘電体ゲートトランジスタの製造方法を提供する。例文帳に追加

To provide a method for manufacturing a self-aligned ferroelectric gate transistor using a buffer layer with a large etching selectivity, which can achieve a higher degree of integration of the self-aligned ferroelectric gate transistor while preventing damage to a silicon substrate by forming a buffer layer with a large etching selectivity between the silicon substrate and a ferroelectric layer and then performing dry etching. - 特許庁

強誘電体ゲート領域は、ゲート電極と第１および第２のドレーン／ソース電極のうちの少なくとも一方との間に供給される電位に応じて選択的に分極することができる。例文帳に追加

The ferroelectric gate region can be selectively polarized, depending on the potential supplied between the gate electrode and at least one of first and second drain/source electrode. - 特許庁

垂直強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）は、基板と該基板の上面上に形成された第１のドレーン／ソース電極とを備える。例文帳に追加

A vertical ferroelectric gate field-effect transistor (FeGFET) is provided with a substrate and a first drain/source electrode formed on the top surface of the substrate. - 特許庁

強誘電体ゲート電界効果トランジスタ・デバイス、およびこのデバイスを使用する不揮発性メモリ・アーキテクチャを形成するための技術を提供する。例文帳に追加

To provide a ferroelectric gate field-effect tranisistor and a nonvolatile memory architecture, formed using it. - 特許庁

ゲート絶縁膜として強誘電体膜とバッファ膜との積層膜を用いた強誘電体ゲートＣＭＯＳトランジスタにおいて、動作の安定化を図る。例文帳に追加

To enable a ferroelectric gate CMOS transistor where a laminated film composed of a ferroelectric film and a buffer film is used as a gate insulating film to operate stably. - 特許庁

強誘電体ゲートキャパシタを用いた従来の不揮発性ラッチ回路では、ｎ型ＭＯＳトランジスタのオン・オフに拘わらず、出力端子ＯＧには常に論理値”Ｈ”が出力されてしまうこと。例文帳に追加

To solve such a trouble that a logical value "H" is always outputted to an output terminal OG independently of on/off of a (n) type MOS transistor in a conventional nonvolatile latch circuit using a ferroelectric gate capacitor. - 特許庁

強誘電体薄膜１の両面に薄膜トランジスタを設けた強誘電体ゲート型デュアルゲート薄膜トランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。例文帳に追加

A memory cell comprises a ferroelectric gate type dual-gate thin-film transistor, wherein a thin transistor is provided on both surfaces of a ferroelectric thin film 1, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array. - 特許庁