「LAYOUT CELL」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

LAYOUT STRUCTURE OF COLOR CELL OF COLOR FILM例文帳に追加

カラーフィルタのカラーセルの配置構造 - 特許庁

LAYOUT CELL FOR SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

半導体集積回路用レイアウトセル - 特許庁

LAYOUT OF METAL LINE IN MEMORY CELL例文帳に追加

メモリ・セルにおける金属ラインのレイアウト - 特許庁

CELL LAYOUT METHOD AND DEVICE例文帳に追加

セルの配置方法およびその配置装置 - 特許庁

AUTOMATIC LAYOUT METHOD FOR LOGICAL CELL BLOCK例文帳に追加

論理セルブロックの自動動配置方法 - 特許庁

CELL LAYOUT, LAYOUT METHOD AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE例文帳に追加

セルレイアウト及びレイアウト方法並びに半導体集積回路装置 - 特許庁

DEVICE AND METHOD FOR DESIGNING ANALOG CELL LAYOUT例文帳に追加

アナログセルレイアウト設計装置および方法 - 特許庁

To reduce layout area of a memory cell array.例文帳に追加

メモリセルアレイのレイアウト面積を低減する。 - 特許庁

LAYOUT DESIGN DEVICE AND LAYOUT DESIGN METHOD FOR SOLAR CELL MODULE例文帳に追加

太陽電池モジュールのレイアウト設計装置およびレイアウト設計方法 - 特許庁

LAYOUT VERIFICATION METHOD FOR SEMICONDUCTOR MEMORY CELL例文帳に追加

半導体記憶素子のレイアウト検証方法 - 特許庁

I/O CELL LAYOUT METHOD AND SEMICONDUCTOR DEVICE例文帳に追加

Ｉ／Ｏセル配置方法及び半導体装置 - 特許庁

After the initial arrangement of a layout cell, the amount of allowed travel is given to the layout cell as a cell attribute in a step 202.例文帳に追加

レイアウトセルの初期配置後にステップ２０２でレイアウトセルに移動許可量をセル属性として付与する。 - 特許庁

A layout deciding means 1b decides layout of each cell on the chip.例文帳に追加

配置決定手段１ｂは、各セルのチップ上での配置を決定する。 - 特許庁

LAYOUT STRUCTURE OF STANDARD CELL, STANDARD CELL LIBRARY AND LAYOUT STRUCTURE OF SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造 - 特許庁

METHOD FOR CELL LAYOUT IN INTEGRATED CIRCUIT DEVICE例文帳に追加

集積回路装置におけるセルの配置方法 - 特許庁

INPUT/OUTPUT BUFFER CELL AND LAYOUT METHOD THEREFOR例文帳に追加

入出力バッファセルおよびそのレイアウト方法 - 特許庁

STANDARD CELL, STANDARD CELL ROW AND LAYOUT FOR STANDARD CELL AND WIRING, AND ITS METHOD例文帳に追加

スタンダードセル、スタンダードセル列、スタンダードセルの配置配線装置および配置配線方法 - 特許庁

WIRING LAYOUT METHOD, LOGIC CELL LIBRARY GENERATING DEVICE AND WIRING LAYOUT DEVICE例文帳に追加

配線レイアウト方法、論理セルライブラリ生成装置および配線レイアウト装置 - 特許庁

CHIP LAYOUT DESIGN METHOD AND COMMON LIBRARY CELL例文帳に追加

チップレイアウト設計方法および共通ライブラリセル - 特許庁

DRIVER CIRCUIT, I/O CELL AND LAYOUT DESIGNING METHOD例文帳に追加

ドライバ回路、ＩＯセル及びレイアウト設計方法 - 特許庁

LOGIC CELL, MASK LAYOUT METHOD AND SEMICONDUCTOR DEVICE例文帳に追加

論理セル、マスクレイアウト方法および半導体装置 - 特許庁

The layout cells are automatically arranged in a layout netlist obtained by the logic synthesis by using the layout cell library.例文帳に追加

レイアウトセルライブラリを用いて、論理合成で得られたレイアウトネットリストにおいてレイアウトセルを自動配置する。 - 特許庁

After determining the layout of the input/output cell 100, the layout between layout regions 103 is performed by a building block layout method.例文帳に追加

そして、入出力セル１００の配置が決まった後、配置領域１０３間をビルディングブロックレイアウト方式にてレイアウトする。 - 特許庁

CIRCUIT LAYOUT DESIGN SYSTEM, LEAK MEASURE CELL, CIRCUIT LAYOUT DESIGN METHOD, AND PROGRAM例文帳に追加

回路レイアウト設計システム、リーク対策セル、回路レイアウト設計方法及びプログラム - 特許庁

SEMICONDUCTOR DEVICE AND LAYOUT METHOD FOR CELL BASE IC例文帳に追加

半導体装置及びセルベースＩＣのレイアウト方法 - 特許庁

STANDARD CELL, STANDARD CELL LIBRARY, SEMICONDUCTOR DEVICE, AND LAYOUT METHOD OF THEM例文帳に追加

標準セル、標準セルライブラリ、半導体装置、及びその配置方法 - 特許庁

SEMICONDUCTOR MEMORY DEVICE AND LAYOUT METHOD OF MEMORY CELL例文帳に追加

半導体記憶装置およびメモリセルのレイアウト方法 - 特許庁

To reduce the layout area of a memory cell array.例文帳に追加

メモリセルアレイのレイアウト面積を低減できるようにする。 - 特許庁

LAYOUT METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT, AND BASIC CELL例文帳に追加

半導体集積回路のレイアウト方法および基本セル - 特許庁

CELL LAYOUT METHOD FOR SEMICONDUCTOR DEVICE, AND THE SEMICONDUCTOR DEVICE例文帳に追加

半導体装置のセルレイアウト方法及び半導体装置 - 特許庁

SEMICONDUCTOR STORAGE DEVICE AND LAYOUT OF CIRCUIT OF DUMMY CELL例文帳に追加

半導体記憶装置およびダミーセルの回路のレイアウト - 特許庁

LAYOUT DEVICE AND LAYOUT METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT, AND CELL DATA USED FOR THEM例文帳に追加

半導体集積回路のレイアウト装置、レイアウト方法及びそれらに用いられるセルデータ - 特許庁

This cell bench controller 2 stores a plurality of layout patterns of a cell bench 1 in a layout storage means 2121.例文帳に追加

セル作業台制御装置２は、レイアウト記憶手段２１２１において、セル作業台１のレイアウトパターンを複数記憶する。 - 特許庁

BASIC CELL FOR SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS LAYOUT METHOD例文帳に追加

半導体集積回路の基本セル及びそのレイアウト方法 - 特許庁

STANDARD CELL, SEMICONDUCTOR INTEGRATED CIRCUIT, AND LAYOUT METHOD THEREFOR例文帳に追加

スタンダードセル、半導体集積回路およびそのレイアウト方法 - 特許庁

STANDARD CELL LAYOUT, STANDARD CELL LIBRARY, SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS DESIGN METHOD例文帳に追加

スタンダードセルレイアウト、スタンダードセルライブラリ並びに半導体集積回路及びその設計方法 - 特許庁

A layout can be provided with a design net list and a library cell.例文帳に追加

レイアウトは、設計ネットリストとライブラリセルを備えることが出来る。 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT DESIGN DEVICE AND LAYOUT CELL GENERATION METHOD例文帳に追加

半導体集積回路設計装置とレイアウトセル作成方法 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF DESIGNING LAYOUT OF STANDARD CELL例文帳に追加

半導体集積回路およびスタンダードセル配置設計方法 - 特許庁

The layout verification device extracts data required for layout verification 21 from semiconductor layout data 20, excluding the internal pattern of a macro cell.例文帳に追加

検証装置は、マクロセルの内部パターンを除く半導体装置のレイアウトデータ２０からレイアウト検証２１に必要なデータを抽出する。 - 特許庁

POWER SOURCE CONNECTION CELL, LAYOUT METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT AND APPARATUS FOR LAYOUT OF THE SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

電源接続セル、半導体集積回路のレイアウト方法及び半導体集積回路のレイアウト用装置 - 特許庁

To provide a structure for a dual-port SRAM cell, and layout design.例文帳に追加

デュアルポートＳＲＡＭセルの構造とレイアウト設計を提供する。 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS LAYOUT METHOD, AND STANDARD CELL例文帳に追加

半導体集積回路及びそのレイアウト方法、並びにスタンダードセル - 特許庁

Therefore, the circuit device can be designed without limitation in macro cell layout.例文帳に追加

したがって、マクロセルのレイアウトに制約を持たず設計可能である。 - 特許庁

A transistor, a cell, and a mega-cell, each having pins are placed on a layout plane having a plurality of wiring layers.例文帳に追加

複数の配線層を有するレイアウト平面にピンを有するトランジスタ、セルとメガセルを配置する。 - 特許庁