ickを含む例文一覧と使い方
該当件数 : 15件
A second counter 22 is operated in synchronizing with a falling edge of the reference clock signal ICK and generates a second division signal RCK, which divides the frequency of the reference clock signal ICK.例文帳に追加
第２カウンタ２２は基準クロック信号ＩＣＫの立ち下がりエッジに同期動作して基準クロック信号ＩＣＫを分周した第２分周信号ＦＣＫを出力する。 - 特許庁
A first counter 21 of a divider circuit 2a is operated in synchronism with a rising edge of a reference clock signal ICK and generates a first division signal RCK, which divides the frequency of the reference clock signal ICK.例文帳に追加
分周回路２ａの第１カウンタ２１は基準クロック信号ＩＣＫの立ち上がりエッジに同期動作して基準クロック信号ＩＣＫを分周した第１分周信号ＲＣＫを出力する。 - 特許庁
A feedback loop provided with the phase comparator 32 and the integrator 33 controls a delay amount of the adjustable delay device 30, thereby securing a phase relation between {ACK 1, ACK 2} and ICK to achieve a stable ICK phase.例文帳に追加
位相比較器３２と積分器３３を備えるフィードバックループは、可調整遅延器３０の遅延量を制御し、｛ＡＣＫ１、ＡＣＫ２｝及びＩＣＫ間の位相関係を確実に保持し、安定なＩＣＫ位相を実現する。 - 特許庁
The pulse generating circuit outputs rise signals to the internal clock signals ICK when the clock signals CK rises and lowers the internal clock signals ICK after either of the internal nodes X1 and X2 falls.例文帳に追加
パルス発生回路は、クロック信号ＣＫが立ち上がるときに内部クロック信号ＩＣＫに立ち上がり信号を出力し、内部ノードＸ１，Ｘ２の出力のどちらか一方が立ち下がった後に内部クロックＩＣＫを立ち下げる。 - 特許庁
A clock generation unit 11 causes a clock SCK to transit to a second voltage level when a clock RCK transits to a first voltage level, and causes the clock SCK to transit to the first voltage level when the transition of a clock ICK from the first voltage level to the second voltage level occurs n times.例文帳に追加
クロック生成部11は、クロックRCKが第１の電圧レベルへ遷移するとクロックSCKを第２の電圧レベルへ遷移させ、クロックICKの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生するとクロックSCKを第１の電圧レベルへ遷移させる。 - 特許庁
In the controller 1, the change of the amplitude of the signal ICK is extracted as a reception signal RS1 by a first signal detection circuit 15.例文帳に追加
装置１では、信号ＩＣＫの振幅の変化が、第１の信号検出回路１５によって受信信号ＲＳ１として抽出される。 - 特許庁
A detection circuit 24 detects signals CK, ICK supplied from the control device 1 to the nodes A, B respectively and outputs a voltage signal Vsig.例文帳に追加
また、コントロール装置１から接点Ａ，Ｂにそれぞれ供給された信号ＣＫ，ＩＣＫを検波し、電圧信号Ｖｓｉｇを出力する検波回路２４を設ける。 - 特許庁
Consequently, a period in which skew A between the first and second clock pulses CK and ICK does not overlap with the generation timing of the edges of the first operating voltage Vout.例文帳に追加
これにより、第１および第２のクロックパルス信号ＣＫ，ＩＣＫ間のスキューＡが発生している期間と、第１の動作電圧Ｖｏｕｔのエッジの発生タイミングとが重ならない。 - 特許庁
A sequence control section 22 supplies a master clock signal MCK as an internal clock signal ICK via a gate section 11 on receipt of a start instruction from a CPU via an IF section 23.例文帳に追加
ＩＦ部２３を介してＣＰＵから開始命令を受けると、シーケンス制御部２２はゲート部１１を介してマスタークロック信号ＭＣＫを内部クロック信号ＩＣＫとして供給する。 - 特許庁
In the device 2, the impedance between contacts A and B is made lower and amplitudes of signals CK and ICK are made shorter when a transmission signal TS2 is 'L', but the amplitudes are made wider when the transmission signal TS2 is 'H'.例文帳に追加
また、装置２において、送信信号ＴＳ２が“Ｌ”のときは接点Ａ，Ｂ間のインピーダンスが小さくなり、信号ＣＫ，ＩＣＫの振幅は小さくなる一方、“Ｈ”のときは振幅は大きくなる。 - 特許庁
In a controller 1, an operation voltage Vout is made higher and amplitudes of clock pulse signals CK and ICK are made wider when a transmission signal TS1 is 'L', but the amplitudes are made shorter when the transmission signal TS1 is 'H'.例文帳に追加
コントロール装置１において、送信信号ＴＳ１が“Ｌ”のときは動作電圧Ｖｏｕｔが高くなり、クロックパルス信号ＣＫ，ＩＣＫの振幅は大きくなる一方、“Ｈ”のときは振幅は小さくなる。 - 特許庁
In a data carrier device 2, signals CK and ICK are subjected to full wave rectification into the operation voltage by a rectifying circuit 21, and a reception signal RS2 is extracted by a second signal detection circuit 22.例文帳に追加
データキャリア装置２において、信号ＣＫ，ＩＣＫは整流回路２１によって全波整流されて動作電圧となり、また第２の信号検出回路２２によって受信信号ＲＳ２が抽出される。 - 特許庁
A second operating voltage Vin obtained by rectifying the first and second clock pulse signals CK and ICK has no rounding of voltage variation and can easily be extracted as a received signal RS2.例文帳に追加
したがって、第１および第２のクロックパルス信号ＣＫ，ＩＣＫを整流して得た第２の動作電圧Ｖｉｎにおいて、電圧変化の鈍りが生じず、受信信号ＲＳ２として抽出することが容易になる。 - 特許庁
The latch circuit pre-charges internal nodes X1 and X2 in a period in which internal clock signals ICK are kept low and fetches data by discharging either of the internal nodes X1 and X2 according to the state of data signals D when the clock signals CK rises.例文帳に追加
ラッチ回路は内部クロック信号ＩＣＫがローの期間に内部ノードＸ１，Ｘ２をプリチャージし、クロック信号ＣＫが立ち上がるときにデータ信号Ｄの状態に応じてＸ１またはＸ２のどちらか一方をディスチャージすることによりデータを取り込む。 - 特許庁
Variation in voltage corresponding to rising and trailing edges of a first operating voltage Vout supplied to a clock generating circuit is made to appear in either of first and second clock pulse signals CK and ICK sent from the control unit to the data carrier device.例文帳に追加
クロック発生回路に供給される第１の動作電圧Ｖｏｕｔの立ち上がりおよび立ち下がりエッジに応じた電圧の変化が、コントロール装置からデータキャリア装置に送る第１および第２のクロックパルス信号ＣＫ，ＩＣＫのいずれか一方に現れるようにする。 - 特許庁
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