| 例文 (7件) |
n address instructionの部分一致の例文一覧と使い方
該当件数 : 7件
Whereby an operand field of the NOP instruction of n+1 address is agreed with an operand field of the instruction code of preceding n address, and the number of changed bit can be reduced even when the processing is transferred from the instruction of n address to the instruction of n+1 address.例文帳に追加
これによって、ｎ＋１番地のＮＯＰ命令のオペランドフィールドが、先行するｎ番地の命令コードのオペランドフィールドと一致し、ｎ番地の命令からｎ＋１番地の命令に処理が移る場合でも、変化するビット数を削減することができる。 - 特許庁
An operand [26:0] of NOP instruction of n+1 address is substituted by a bit string of operand field [26:0] (operand A) of an instruction code of preceding n address.例文帳に追加
ｎ＋１番地のＮＯＰ命令のオペランド［２６：０］を、先行するｎ番地の命令コードのオペランドフィールド［２６：０］（オペランドＡ）のビット列に置換える。 - 特許庁
When a loop instruction detector 105 detects a loop setting instruction, a relative address of a loop head address to a loop end address, which is limited to m-bit smaller than N-bit of an instruction address fetched from an instruction code, is stored in a highest-order hierarchy 109 of the stack register 103.例文帳に追加
ループ命令検出器１０５がループ設定命令を検出した場合、命令コードから取り出した、命令アドレスのＮビットよりも小さいｍビットに制限された、ループ終端アドレスに対するループ先頭アドレスの相対アドレスを、スタックレジスタ１０３の最上位階層１０９に格納する。 - 特許庁
A projected address on the target processor forms the sum of an offset (D) that is greater than or equal to a first offset (D_1) of a base register-relative instruction and less than a difference (max-min), and contents of a base register (R) and projects the sum onto a cyclical address space with addresses having a length of n bits.例文帳に追加
目標プロセッサ上の投影されたアドレスは、ベースレジスタ相対命令の第１のオフセット（Ｄ_１）以上であり、差（ｍａｘ−ｍｉｎ）未満のオフセット（Ｄ）及びベースレジスタ（Ｒ）の内容の和を形成し、ｎビットの長さを有するアドレスで巡回アドレス空間に和を投影する。 - 特許庁
An L/I selector 3 selects either output of the linear arithmetic register 1 or output of the interleave arithmetic register 2 according to the instruction of an L/I selecting signal and inputs the output, as a burst address arithmetic variable N, into a linear burst address generating circuit 100 and an interleave burst address generating circuit 200.例文帳に追加
Ｌ／Ｉセレクタ３は、Ｌ／Ｉ選択信号の指示に従って、リニア演算レジスタ１の出力、インターリーブ演算レジスタ２の出力のいずれかを選択し、バーストアドレス演算変数Ｎとして、リニア用バーストアドレス発生回路１００およびインターリーブ用バーストアドレス発生回路２００へ入力する。 - 特許庁
Since the device incapable of reading a correct device address among the devices 2 to n due to the error in the setting of its own device address or the failure of a device address setting switches 22 to n2 can not execute an instruction based on the lamp turning-off command outputted from the device 1, the lamp of the device is turned on as it is.例文帳に追加
全ての被電源制御装置２〜ｎのうち自装置の装置アドレスの設定に誤りがあるかあるいは装置アドレス設定用のスイッチ２２〜ｎ２部分が故障して、正しい装置アドレスが読み出せなくなった被電源制御装置２〜ｎは、電源制御装置１からのランプ消灯コマンドによる指示を実行できないため、ランプが点灯したままとなる。 - 特許庁
A controller 200 displays the same picture on display units of a plurality of multiple connection display devices 100 on a network only by transmitting a display instruction of the picture to the first multiple connection display device 100 and informing a connection request from the N-th multiple connection display device 100 of a network address of a multiple connection display device 100 to be the terminal.例文帳に追加
制御装置２００は、画像表示処理の負荷を増大させることなく、１番目の複数接続表示装置１００に対しては、画面の表示指令を送信するだけで、Ｎ番目の複数接続表示装置１００からの接続要求に対しては、終端となる複数接続表示装置１００のネットワークアドレスを通知することで、ネットワーク上の複数の複数接続表示装置１００の表示器上に同じ画面を表示することができる。 - 特許庁
| 例文 (7件) |
| Copyright © Japan Patent office. All Rights Reserved. |
ログイン |
Weblio会員(無料)になると
|
検索履歴を保存できる！|
ログイン |
Weblio会員(無料)になると
|
