「InP」を含む例文一覧(575)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 12 次へ＞- The group III-V compound semiconductor region 13 of the first conductivity type contains an InP substrate 21 of the first conductivity type.
第１導電型III−V化合物半導体領域１３は第１導電型のＩｎＰ基板２１を含む。 - 特許庁 - A diffraction grating surface on which recessed sections and projecting sections are periodically arranged is formed on the upper surface of an n-type InP substrate 1.
ｎ型ＩｎＰ基板１の上面に、周期的に凹部と凸部とが並ぶ回折格子面を形成する。 - 特許庁 - A p-InP clad layer 36 and p-cap layer 38 are laminated on the mesa and the n-current block layer 34.
メサ及びｎ−電流ブロック層上に、ｐ−ＩｎＰクラッド層３６、ｐ−キャップ層３８が積層されている。 - 特許庁 - An InP semiconductor layer is grown to embed the concave 33a and the convex 33b of the semiconductor area 33.
ＩｎＰ半導体層を成長して、半導体領域３３の凹部３３ａおよび凸部３３ｂを埋め込む。 - 特許庁 - To provide a semiconductor optical waveguide having light enclosing structure based on an Al oxide layer on an InP substrate.
Ａｌ酸化層による光閉じ込め構造をＩｎＰ基板上に有する半導体光導波路を提供する。 - 特許庁 - To provide a method of redepositing a semiconductor thin film, which enables InP exposed to atmosphere to be cleaned in a vacuum chamber.
空気に晒したＩｎＰを真空容器中で清浄化し得る半導体薄膜再成長法を提供する。 - 特許庁 - The main part of the waveguide 20 is laminated structure consisting of an InP layer 22, an AlInAs layer 23 having 100 nm thickness, a GaInAsP layer 24, an AlInAs layer having 50 nm thickness, a GaInAsP layer 26, an AlInAs layer 27 having 100 nm thickness, and an InP layer 28 and formed on the InP substrate as a ridge 30.
本半導体光導波路２０の要部は、ＩｎＰ基板２１上に形成され、ＩｎＰ層２２、厚さ１００ｎｍのＡｌＩｎＡｓ層２３、ＧａＩｎＡｓＰ層２４、厚さ５０ｎｍのＡｌＩｎＡｓ層２５、ＧａＩｎＡｓＰ層２６、厚さ１００ｎｍのＡｌＩｎＡｓ層２７、及び、ＩｎＰ層２８の積層構造であって、リッジ３０として形成されている。 - 特許庁 - P^--type semiconductor layers 23 consisting of InP doped in low concentration with Zn, P^+-type semiconductor layers 25 consisting of InP doped in high concentration with Zn, and semiconductor layers 27 consisting of InP doped with Si are stacked sequentially and embedded on both sides of this waveguide structure so as to form a current throttling region.
この光導波路構造の両側に、Ｚｎを低濃度にドープしたＩｎＰからなるｐ^−型半導体層２３、Ｚｎを高濃度にドープしたＩｎＰからなるｐ^＋型半導体層２５、およびＳｉをドープしたＩｎＰからなるｎ型半導体層２７が順次積層され、埋め込まれ電流狭窄領域を形成している。 - 特許庁 - An n-InP buffer layer 54, GalnAsP group MQW56 of light- emission wavelength, 1,550 nm, p-InP upper-part clad layer 58, p-GalnAs intermediate layer 60, and p-AllnAs oxidized layer 62 are epitaxial-grown sequentially on an n-InP substrate 52 by through MOCVD method, etc., forming a laminated structure.
本作製方法は、ｎ−ＩｎＰ基板５２上に、ＭＯＣＶＤ法等によって、ｎ−ＩｎＰバッファー層５４、発光波長１５５０ｎｍのＧａｌｎＡｓＰ系ＭＱＷ５６、ｐ−ＩｎＰ上部クラッド層５８、ｐ−ＧａｌｎＡｓ中間層６０、及びｐ−ＡｌｌｎＡｓ被酸化層６２を、順次、エピタキシャル成長させて、積層構造を形成する。 - 特許庁 - A high electron mobility InP thin film is grown epitaxially by a material supply process for suppressing intermediate reaction in epitaxial growth of a compound semiconductor thin film multilayer wafer, a thermal decomposition process, and a chemical reaction process.
化合物半導体薄膜積層ウエハのエピタキシャル結晶成長における中間反応を抑制する原料供給工程と、熱分解工程、化学反応工程により、高い電子移動度のInP薄膜を結晶成長させる。 - 特許庁 - To provide a method for producing an InP single crystal capable of further reducing the ratio of occurrence of a twin crystal at an enlarged diameter part, and to provide the InP single crystal in which the formation of the twin crystal at the enlarged diameter part and a fixed diameter part is suppressed.
拡径部における双晶の発生率をより一層低減できるＩｎＰ単結晶の製造方法を提供し、さらに、拡径部及び定径部における双晶の形成が抑制されたＩｎＰ単結晶を提供する。 - 特許庁 - A first InP semiconductor layer 19, a GaInAsP semiconductor layer 21, and a second InP semiconductor layer 23, are etched using a mask 29, so as to form a semiconductor area 33 having a concave 33a and a convex 33b.
第１のＩｎＰ半導体層１９、ＧａＩｎＡｓＰ半導体層２１および第２のＩｎＰ半導体層２３をマスク２９を用いてエッチングして、凹部３３ａおよび凸部３３ｂを有する半導体領域３３を形成する。 - 特許庁 - Both sides of the mesa structure are embedded by a semi-insulative Fe-doped InP layer 24 and further an oxidized Al layer 42 of electrically high resistance selectively covers the surface of the semi-insulative Fe-doped InP layer exclusive of the surface of the contact layer.
メサ構造の両側は、半絶縁性のＦｅドープトＩｎＰ層２４で埋め込まれ、更に、電気的に高抵抗のＡｌ酸化層４２が、コンタクト層上を除き、選択的に半絶縁性のＦｅドープトＩｎＰ層上を覆っている。 - 特許庁 - Wet etching is applied to the grown InP layer using an etchant containing at least a hydrochloric acid and an acetic acid.
成長されたＩｎＰ層に、少なくとも塩酸と酢酸とを含むエッチャントを使ったウェットエッチング工程を適用する。 - 特許庁 - After the insulator 19 is formed, a laminate region 21 is formed on the principal plane 11a of an InP substrate 11.
絶縁体１９を形成した後に、積層領域２１をＩｎＰ基板１１の主面１１ａ上に形成する。 - 特許庁 - The p-type first buried layer 70a_1 is composed of InP doped with n-type impurities and p-type impurities (Zn).
ｐ型第１埋め込み層７０ａ_１は、ｎ型不純物及びｐ型不純物（Ｚｎ）がドープされたＩｎＰからなる。 - 特許庁 - To provide an InP single crystal substrate such that epitaxial layers laminated on the single crystal substrate hardly produce hillocks.
単結晶基板上に積層したエピタキシャル層にヒロックが発生しにくいＩｎＰ単結晶基板を提供する。 - 特許庁 - The AlGaInAs semiconductor layer 15 is provided on the periodic structure 20 of the InP semiconductor region 13.
ＡｌＧａＩｎＡｓ半導体層１５は、ＩｎＰ半導体領域１３の周期構造２０上に設けられている。 - 特許庁 - A wet etching process using an etchant containing at least hydrochloric acid and acetic acid is applied to the grown InP layer.
成長されたＩｎＰ層に、少なくとも塩酸と酢酸とを含むエッチャントを使ったウェットエッチング工程を適用する。 - 特許庁 - To provide an extremely reliable InP-based HBT by preventing crystal damage from a crystal surface.
結晶表面からの結晶破壊を防止して信頼性を著しく改善したＩｎＰ系ＨＢＴを提供する。 - 特許庁 - A mask 145 for producing the grating is formed on the InP substrate by removing the resist pattern 143.
レジストパターン１４３を除去することにより、ＩｎＰ基板上に回折格子の作製用のマスク１４５が形成される。 - 特許庁 - The substrate is manufactured by growing an InP single crystal by using a source material containing indium oxide and/or phosphorous oxide.
製造方法として、酸化インジウムおよび／または酸化リンを含む原料を用いてＩｎＰ単結晶を育成する。 - 特許庁 - On an InP clad layer 1310, an SiN_x mask 1311 for making a diffraction grating part is formed ((a) in diagram).
ＩｎＰクラッド層１３１０上に、回折格子部分作製用のＳｉＮ_ｘマスク１３１１を形成する（図１３（ａ））。 - 特許庁 - A buried-type semiconductor laser 12 and a high mesa ridge type modulator 14 are provided on an n-type InP substrate 10.
ｎ型ＩｎＰ基板１０上に、埋め込み型半導体レーザ１２とハイメサリッジ型変調器１４が設けられている。 - 特許庁 - These means (MIN, MINB) are connected to the output parts (outp, outn) and the input parts (inn, inp) of the differential amplifier (DV) and signal lines (BL, BLB), which are electrically connected also to the input parts (inn, inp) of the differential amplifier (DV).
この手段（ＭＩＮ，ＭＩＮＢ）は、差動増幅器（ＤＶ）の出力部（ｏｕｔｐ，ｏｕｔｎ）および入力部（ｉｎｎ，ｉｎｐ）、ならびに、差動増幅器（ＤＶ）の入力部（ｉｎｎ，ｉｎｐ）とも電気的に接続されている信号線（ＢＬ，ＢＬＢ）と接続されている。 - 特許庁 - In a method of thin film deposition for redepositing a III-V compound semiconductor in a vacuum chamber, InP exposed to atmosphere is heated in an atmosphere of tris-dimethylaminoarsine, sequentially in an atmosphere of phosphor, and InP or InGaAsP is redeposited thereafter.
真空容器中でIII-V化合物半導体を成長する薄膜成長法において、空気に晒したＩｎＰをトリスジメチルアミノアルシン雰囲気で加熱し、つづいてリン雰囲気で加熱し、その後、ＩｎＰあるいはＩｎＧａＡｓＰを再成長する構成とした。 - 特許庁 - To provide a method of flattening/cleaning the surface of a crystalline InP substrate by which the surface of a crystalline InP wafer can be cleaned in atomic order under a superhigh vacuum condition, and to provide a method of growing semiconductor device by molecular beam epitaxy using the method.
超高真空下でＩｎＰ結晶ウェーハの表面を原子的なオーダーで清浄化するＩｎＰ結晶基板表面の平坦・清浄化方法及びそれを用いた半導体デバイスの分子線エピタキシャル成長方法を提供する。 - 特許庁 - The DFB laser element 52 has the laminated structure of an MQW-SCH layer, a p-InP spacer layer, a diffraction grating whose period is about 240 nm, and a p-InP buried layer for the diffraction grating on the surface of an n-In substrate.
ＤＦＢレーザ素子５２は、ｎ−ＩｎＰ基板上に、ｎ−ＩｎＰバッファ層、ＭＱＷ−ＳＣＨ層、ｐ−ＩｎＰスペーサー層、周期が約２４０ｎｍの回折格子、及び回折格子のｐ−ＩｎＰ埋め込み層の積層構造を有する。 - 特許庁 - This photodetector is constituted by forming an InGaAs layer (i-type) 12 and a p-type InP layer 14 on the surface of an n-type InP substrate 10, a cathode electrode on the backside of the substrate 10, and electrodes (a) and (b) at both ends of the surface of the p-type layer 14.
ｎ型ＩｎＰ基板１０上に、ＩｎＧａＡｓ層（ｉ層）１２、ｐ型ＩｎＰ層１４が形成され、ｎ型基板１０の裏面にカソード電極が、ｐ型層１４の表面の両端に電極ａ，ｂが形成されている。 - 特許庁 - The position P0 of the surface 19a of the InP semiconductor region 19 is located between the position P1 of the first end face 21a and the position P2 of the second end face 21b of the InP substrate 21 in the direction of the axis Ax.
ＩｎＰ半導体領域１９の表面１９ａの位置Ｐ０は、所定の軸Ａｘの方向に関して、ＩｎＰ基板２１の第１の端面２１ａの位置Ｐ１とＩｎＰ基板２１の第２の端面２１ｂの位置Ｐ２との間に位置している。 - 特許庁 - To provide a field-effect transistor on an InP substrate in which a high-speed and high-frequency operation is excellent and a long-term reliability is also excellent.
高速、高周波動作に優れ、長期信頼性にも優れたＩｎＰ基板上電界効果トランジスタを提供すること。 - 特許庁 - A cathode electrode 42 is connected to the n-type InP layer 36, and an anode electrode 44 is connected to the p-type region 40.
ｎ型ＩｎＰ層３６にカソード電極４２が接続され、ｐ型領域４０にアノード電極４４が接続されている。 - 特許庁 - To etch an InP layer by a dry etching method in a more stable state without inviting a rise in the cost.
コストの上昇を招くことなく、より安定した状態でＩｎＰの層がドライエッチング法によりエッチングできるようにする。 - 特許庁 - On an InP substrate 1-1, a material having a gap wider than In (0.52) Al (0.48)
ＩｎＰ基板１−１上において、Ｉｎ（０．５２）Ａｌ（０．４８）Ａｓよりワイドギャップの材料を用いて、０．１μｍ未満の増倍層１−３を構成する。 - 特許庁 - The AlInAsP region 19 is provided between the n-type InP semiconductor region 13 and the AlGaInAs layer 17.
ＡｌＩｎＡｓＰ領域１９は、ｎ型ＩｎＰ半導体領域１３とＡｌＧａＩｎＡｓ層１７との間に設けられている。 - 特許庁 - METHOD OF FLATTENING/CLEANING SURFACE OF CRYSTALLINE InP SUBSTRATE AND METHOD OF GROWING SEMICONDUCTOR DEVICE BY MOLECULAR BEAM EPITAXY USING IT
ＩｎＰ結晶基板表面の平坦・清浄化方法及びそれを用いた半導体デバイスの分子線エピタキシャル成長方法 - 特許庁 - A contact electrode coming into contact with the p-type semiconductor layer in the InP-family compound semiconductor device is made of Au/ AuZn.
ＩｎＰ系化合物半導体デバイス中のｐ型半導体層と接触するコンタクト電極をＡｕ／ＡｕＺｎとする。 - 特許庁 - A III-V compound semiconductor is employed in which Bi is added to the base layer of a GaAs system HBT or an InP system HBT.
ＧａＡｓ系またはＩｎＰ系ＨＢＴのベース層にＢｉを添加したＩＩＩ−Ｖ化合物半導体を用いる。 - 特許庁 - The carrier concentration near the pn junction of the low carrier concentration p type InP layer 26 is equal to or less than 5×10^17 cm^-3.
低キャリア濃度ｐ型ＩｎＰ層２６のｐｎ接合近辺のキャリア濃度は５×１０^１７ｃｍ^−３以下である。 - 特許庁 - Four photodetectors 2a to 2d electrically isolated from each other are placed on a Fe-InP semi-insulating substrate 1.
Ｆｅ−ＩｎＰ半絶縁性基板１上に、互いに電気的に分離された４個の受光素子２ａ〜２ｄが設けられている。 - 特許庁 - To obtain a large current gain of an InP-based HBT having a base layer of a GaAsSb-based compound semiconductor.
ＧａＡｓＳｂ系の化合物半導体のベース層を有するＩｎＰ系ＨＢＴで、大きな電流利得が得られるようにする。 - 特許庁 - To provide a semiconductor laser element having a current and optical confinement structure consisting of an Al oxide layer on an InP substrate.
ＩｎＰ基板上にＡｌ酸化層による電流及び光閉じ込め構造を有する半導体レーザ素子を提供する。 - 特許庁 - The linear p-side electrode 9 is linear in a plan view opposed to the principal plane of the n-type InP substrate 1.
直線状ｐ側電極９は、ｎ型ＩｎＰ基板１の主面に対向する平面視において直線状である。 - 特許庁 - An n-type InP substrate 11 (semiconductor substrate) includes a lower surface (first main surface) and an upper surface (second main surface) facing each other.
ｎ型ＩｎＰ基板１１（半導体基板）は、互いに対向する下面（第１主面）と上面（第２主面）を有する。 - 特許庁 - To provide a semiconductor optical device capable of suppressing the diffusion of a dopant into the current block portion from the InP semiconductor substrate.
ＩｎＰ半導体基板から電流ブロック部へのドーパントの拡散を抑えることができる半導体光素子を提供する。 - 特許庁 - Carrier density of the diffraction grating 50 and the p-InP buried layer 52 is adjusted to 1×10^18 [cm^-3].
回折格子５０及びｐ−ＩｎＰ埋め込み層５２のキャリア密度は、１×１０^18〔ｃｍ^-3〕になるように調節されている。 - 特許庁 - An InP on-chip polarization splitter is proposed based on an arrayed waveguide grating that is composed of waveguides having birefringence.
複屈折を有する導波路で構成されるアレー導波路グレーティングに基づいてＩｎＰの偏光スプリッタが提案される。 - 特許庁 - An InP waveguide chip 10 and a PLC waveguide chip 40 are connected at an end face of the divided slab waveguide.
ＩｎＰ導波路チップ１０と、ＰＬＣ導波路チップ４０とは、分割されたスラブ導波路の端面において接続されている。 - 特許庁 - By etching the laminated body 19 using the mask 20a, a semiconductor mesa 22 is formed on the InP substrate 10a.
マスク２０ａを用いて積層体１９をエッチングすることにより、ＩｎＰ基板１０ａ上に半導体メサ２２を形成する。 - 特許庁 - A non-inverting amplifier circuit 85 (output transistor 81, resistance voltage-dividing circuit 82, operational amplifier 84) generates a control voltage Vb from the reference voltage INP of the reference voltage generation circuit 83, with the output voltage Vc of the voltage follower comprising the operational amplifier 12 as the power supply voltage.
非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、オペアンプ１２から成るボルテージフォロアの出力電圧Ｖｃを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。 - 特許庁
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