「InP」を含む例文一覧(575)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 12 次へ＞- The n-type InP semiconductor region 13, the AlInAsP region 19 and the AlGaInAs layer 17 form a distribution feedback type diffraction grating 23.
ｎ型ＩｎＰ半導体領域１３、ＡｌＩｎＡｓＰ領域１９およびＡｌＧａＩｎＡｓ層１７は、分布帰還型回折格子２３を構成している。 - 特許庁 - The compound semiconductor single crystal is manufactured by growing a GaAs single crystal or an InP single crystal by a vertical Bridgman method using the vessel.
この容器を使用して縦型ブリッジマン法によってＧａＡｓ単結晶やＩｎＰ単結晶を育成して化合物半導体結晶を製造する。 - 特許庁 - The InP layer 11 has a small dielectric constant and reduces the electrostatic capacitance between the pad section 18-1 and a third electrode film 19.
このｉ型ＩｎＰ層１１は，誘電率が小さく，パッド部１８−１と第３電極膜１９との間の静電容量の低減に寄与する。 - 特許庁 - A degree of lattice defect Δa/a of the InGaAs contained in the photo detector layer 16 and the InP is controlled to not less than 0.1% nor more than 0.25%.
受光層１６に含まれるＩｎＧａＡｓと上記のＩｎＰの格子不整度Δａ／ａは、０．１％以上０．２５％以下の間で調整されている。 - 特許庁 - The N-InP buffer layer 2 is grown at a growth temperature of 600 to 700°C and at a growth rate of 1 to 3 μm, where a V/III ratio is set to 150 to 250.
ｎ−ＩｎＰバッファ層２の成長温度は，６００〜７００℃，成長速度は，１〜３μｍとされ，Ｖ／III比は，１５０〜２５０とされている。 - 特許庁 - A layer structure including: a laser 25 of a semiconductor laser structure; and an optical amplifier 26 of a semiconductor optical amplifier structure with a staircase ridge structure wherein an InP clad layer 16 and an InGaAs contact layer 17 both adopting tapered structures are overlapped in a way of two-stages are formed on an InP substrate 11.
ＩｎＰ基板１１上に、半導体レーザー構造のレーザー部位２５と、テーパ状構造のＩｎＰクラッド層１６及びＩｎＧａＡｓコンタクト層１７が二段に重ねられた階段状のリッジ構造を有する半導体光増幅器構造の光増幅部位２６とを含む層構造が形成されている。 - 特許庁 - The semiconductor laser device having the buried-hetero structure is manufactured by burying both sides of a mesa structure by a Ru-doped InGaP wide-gap layer 302 and subsequently by a Ru-doped InGaP graded layer 303 whose composition is graded from InGaP to InP, and then, by a Ru-doped InP layer 304.
埋め込みヘテロ構造を有する半導体レーザ素子は、メサ構造の両側をＲｕドープＩｎＧａＰワイドギャップ層３０２で埋め込み、続いてＩｎＧａＰからＩｎＰへ組成が傾斜するＲｕドープＩｎＧａＰ組成傾斜層３０３で埋め込んだ後、ＲｕドープＩｎＰ層３０４で埋め込むことによって作製される。 - 特許庁 - In a manufacturing process for butt-joint-integrating the InGaAlAs-based waveguide on the InP substrate, an InGaAsP layer is formed on InP which becomes a substrate for growing the InGaAlAs-based waveguide, when a temperature is raised to the vicinity of 700°C being a growth temperature of InGaAlAs.
ＩｎＰ基板上にＩｎＧａＡｌＡｓ系導波路をバットジョイント集積する製造プロセスにおいて、ＩｎＧａＡｌＡｓの成長温度である７００℃前後に昇温する際に、ＩｎＧａＡｌＡｓ系導波路を成長する下地となるＩｎＰの上にＩｎＧａＡｓＰ層が形成されている構成とする。 - 特許庁 - The semiconductor laser has an InP substrate 2 and an SCH deformed MQW active layer 3 provided on the InP substrate 2, wherein an isolated groove 11 is formed by removing part of the SCH deformed MQW active layer 3 and a material 12 different from an MQW25 of the SCH deformed MQW active layer 3 is embedded in the isolated groove 11.
ＩｎＰ基板２と、ＩｎＰ基板２上に設けられたＳＣＨ歪ＭＱＷ活性層３とを有し、ＳＣＨ歪ＭＱＷ活性層３の一部が除去されて分離溝１１が形成され、分離溝１１にＳＣＨ歪ＭＱＷ活性層３のＭＱＷ２５と異なる材料１２が埋め込まれた。 - 特許庁 - The compound semiconductor device includes: an i-InP etching stopper layer 5 which contains P as one of constituent components and is opposite to a gate recess 6A; an area which is within a region of the i-InP etching stopper layer 5 demarcated by the gate recess 6A and is formed thinner than the other area; and a gate electrode 9 formed in the thinned area.
Ｐを組成の一部として含んでゲートリセス６Ａに対向するｉ−ＩｎＰエッチングストッパ層５と、ｉ−ＩｎＰエッチングストッパ層５のゲートリセス６Ａで画成された領域内に在って該領域内の他の領域に比較して薄くされた領域と、該薄くされた領域に形成されたゲート電極９とを備える。 - 特許庁 - By providing the Ru-doped InGaP graded layer 303 between the Ru-doped InGaP wide-gap layer 302 and the Ru-doped InP layer 304, the Ru-doped InGaP wide-gap layer 302 and the Ru-doped InP layer 304 not lattice-matching with each other can be formed as a buried layer with excellent crystallinity.
ＲｕドープＩｎＧａＰワイドギャップ層３０２とＲｕドープＩｎＰ層３０４との間にＲｕドープＩｎＧａＰ組成傾斜層３０３を設けることにより、格子整合しないＲｕドープＩｎＧａＰワイドギャップ層３０２とＲｕドープＩｎＰ層３０４とを、結晶性が良好な埋め込み層とすることが可能となる。 - 特許庁 - The scattered light, generated on the rear surface of the InP substrate 1, is prevented from reaching the light receiving section adjoining that to which light is made incident by absorbing the light by inserting an InGaAs scattered light preventing layer 7 sandwiched between InP buffer layers 9 and 10 between the substrate 1 and an InGaAs light-absorbing layer 5.
ＩｎＰ基板１とＩｎＧａＡｓ光吸収層５の間に、ＩｎＰバッファー層９、１０間に挟まれたＩｎＧａＡｓ散乱光防止層７を挿入し、ＩｎＰ基板の裏面で生じた散乱光を吸収させ、光が入射した受光部に隣接する受光部へ散乱光が到達しなくした。 - 特許庁 - An InGaAsP guide layer 104, an MQW active layer 105 and a p-InP clad layer 106 are selectively grown on an n-InP substrate 101 by a selective MOVPE method by using a pair of SiO2 stripe masks 103, in such a way that the width of the stripe masks 103 is made wide according to an oscillation wavelength.
ｎ−ＩｎＰ基板１０１上に、一対のＳｉＯ_2ストライプマスク１０３を用いて、前記ストライプマスク１０３の幅を、発振波長に応じて広くし、選択ＭＯＶＰＥ法によって、ＩｎＧａＡｓＰガイド層１０４、ＭＱＷ活性層１０５、およびｐ−ＩｎＰクラッド層１０６を選択成長させる。 - 特許庁 - The ridge form of a p-channel InP clad layer is formed on a p-channel AlGaInAs clad layer via a p-channel InP layer and a p-channel etching stopper layer to suppress a series resistance due to discontinuous hand between the etching stopper layer and the AlGaInAs clad layer from being increased and to reduce a threshold current of the laser.
ｐ型ＩｎＰクラッド層のリッジ形状を、ｐ型ＡｌＧａＩｎＡｓクラッド層上に、ｐ型ＩｎＰ層及びｐ型エッチングストッパ層を介して形成することにより、エッチングストッパ層とＡｌＧａＩｎＡｓクラッド層とのバンド不連続による直列抵抗の増加を抑制し、レーザのしきい値電流を低減する。 - 特許庁 - On the bottom face of an n-type InP substrate 10 (semiconductor substrate), an n-type first multilayer reflection layer 12, an n-type first optical resonance layer 14, an n-type second multilayer reflection layer 16, an i-type InGaAs light absorption layer 18, and an anode electrode 22 (reflection film) are formed in order from the n-type InP substrate 10 side.
ｎ型ＩｎＰ基板１０（半導体基板）の下面に、ｎ型ＩｎＰ基板１０側から順番に、ｎ型の第１の多層反射層１２、ｎ型の第１の光共振層１４、ｎ型の第２の多層反射層１６、ｉ型ＩｎＧａＡｓの光吸収層１８及びアノード電極２２（反射膜）が形成されている。 - 特許庁 - A DFB laser device 100 is provided with an n-type InP substrate 101, V grooves 102 having specific periods, diffraction regions 103 composed of InNAsP and formed so as to be padded in respective V grooves 102, an n-type InP clad layer 104, an active region 105, and a p-type In clad layer 106.
ＤＦＢレーザ装置１００は、ｎ型ＩｎＰ基板１０１と、特定周期を有するＶ溝１０２と、各Ｖ溝を埋め込むように形成されたＩｎＮＡｓＰからなる回折領域１０３と、ｎ型ＩｎＰクラッド層１０４と、活性領域１０５と、ｐ型Ｉｎクラッド層１０６とを備えている。 - 特許庁 - The light-receiving element includes an InAsP graded buffer layer 20 which is located on the InP substrate 1 and contains arsenic of which the composition ratio is increased step by step in the direction of going away from the InP substrate, a GaInNAs light-receiving layer 3 located on the InAsP graded buffer layer 20, and an InAsP layer located on the GaInNAs light-receiving layer 3.
ＩｎＰ基板１上に位置し、該ＩｎＰ基板から遠ざかる方向に段階的に砒素の組成を増やしたＩｎＡｓＰグレーディッドバッファ層２０と、ＩｎＡｓＰグレーディッドバッファ層２０上に位置するＧａＩｎＮＡｓ受光層３と、該ＧａＩｎＮＡｓ受光層３上に位置するＩｎＡｓＰ層を備える。 - 特許庁 - To reduce the contact resistance of a p-type semiconductor layer in an InP-family compound semiconductor device, and at the same time to supply the semiconductor device having a stable contact resistance.
ＩｎＰ系化合物半導体デバイス中のｐ型半導体層のコンタクト抵抗を低くし、かつ、安定したコンタクト抵抗の半導体デバイスを供給する。 - 特許庁 - To provide a semiconductor optical element having a structure where an InP (indium phosphorus) semiconductor region by mass transport is not formed in a butt joint part of two semiconductor optical elements.
２つの半導体光素子部のバットジョイント部分においてマストランスポートによるＩｎＰ半導体領域が形成されない構造の半導体光素子を提供する。 - 特許庁 - To provide a compound-semiconductor laminated structure having an excellent crystallizability and a superior surface shape and having an InP layer thicker than a critical film thickness on a GaAs substrate.
結晶性が良好で、表面形状の良好な臨界膜厚以上のＩｎＰ層をＧａＡｓ基板上に備えた化合物半導体積層構造を提供する。 - 特許庁 - In the n-type DBR layer 12, a plurality of pairs of n-type InP layers 12a (second semiconductor layers) and n-type InGaAsP layers 12b (first semiconductor layers) are alternately laminated.
ｎ型ＤＢＲ層１２は、ｎ型ＩｎＰ層１２ａ（第２半導体層）とｎ型ＩｎＧａＡｓＰ層１２ｂ（第１半導体層）を交互に複数ペア積層したものである。 - 特許庁 - An SI-InP layer 506 is provided, covering a top face of the i-InGaAsP optical waveguide layer 503 and a side face of the i-InGaAsP optical waveguide layer 503.
ｉ−ＩｎＧａＡｓＰ光導波路層５０３の上面とｉ−ＩｎＧａＡｓＰ光導波路層５０３の側面とを覆うＳＩ−ＩｎＰ層５０６が設けられている。 - 特許庁 - The side of mesa is filled up with an n-InP contact layer 30, a p-current block layer 32 and an n-current block layer 34, and a current block structure is formed.
メサの側面は、ｎ−ＩｎＰコンタクト層３０、ｐ−電流ブロック層３２及びｎ−電流ブロック層３４で埋め込まれ、電流ブロック構造が形成されている。 - 特許庁 - Input signals INP, INN are amplified by the amplifier sections 40-1 to 40-4 at a prescribed amplification factor on the basis of the bias currents I4-1 to I4-4.
この各バイアス電流Ｉ４−１〜Ｉ４−４に基づき、増幅部４０−１〜４０−４において、入力信号ＩＮＰ，ＩＮＮが所定の増幅率で増幅される。 - 特許庁 - The sum of the optical layer thickness of one n-type InP layer 12a and the optical layer thickness of one n-type InGaAsP layer 12b is roughly a half of the wavelength of the incident light.
１層のｎ型ＩｎＰ層１２ａの光学層厚と１層のｎ型ＩｎＧａＡｓＰ層１２ｂの光学層厚の和は、入射光の波長の概ね半分である。 - 特許庁 - A photodiode 2 composed of a cathode contact layer 5, an active layer 6, and an anode contact layer 7 is provided on a semi-insulating InP substrate 4.
半絶縁性ＩｎＰ基板４上に、積層されて設けられたカソードコンタクト層５、活性層６、およびアノードコンタクト層７からなるフォトダイオード２が設けられている。 - 特許庁 - To provide a light-receiving element which uses an InP substrate, expands sensitivity to a long wavelength side in a near-infrared rays range, and has a GaInNAs light-receiving layer low in dark current.
ＩｎＰ基板を用い、近赤外域において長波長側に感度を拡大し、かつ暗電流の低いＧａＩｎＮＡｓ受光層を備えた受光素子を提供する。 - 特許庁 - The output currents IPP, IPN from the current distribution unit C2 and the output currents INP, INN from the current distributing unit C3 are synthesized and become output currents IOUTP, IOUTN, respectively.
電流分配部Ｃ２からの出力電流ＩＰＰ，ＩＰＮ、電流分配部Ｃ３からの出力電流ＩＮＰ，ＩＮＮは、合成され出力電流ＩＯＵＴＰ，ＩＯＵＴＮとなる。 - 特許庁 - The n-side clad layer 3 in the semiconductor laser 1 has a four element material of In, Ga, As and P lattice matched to InP and has a composition wavelength of 0.96-0.98 μm.
この半導体レーザ１におけるｎ側クラッド層３は、ＩｎＰに格子整合したＩｎ，Ｇａ，Ａｓ，Ｐの４元材料を有し、その組成波長が０．９６〜０．９８μｍである。 - 特許庁 - To provide a manufacturing method of a semiconductor optical element which can restrain formation of an InP buried part on a mask provided on a top surface of a semiconductor mesa part.
半導体メサ部の頂面上に設けられたマスク上にＩｎＰ埋め込み部が形成されることを抑制できる半導体光素子の製造方法を提供する。 - 特許庁 - To provide a method for manufacturing a compound semiconductor capable of manufacturing the object compound semiconductor on an InP crystal without the special facility of dealing with P.
Ｐ系対応の特別な設備なしにＩｎＰ結晶上に目的とする化合物半導体を製作することができる化合物半導体の製造方法を提供すること。 - 特許庁 - The semiconductor optical element 61 is provided with a substrate 7a, an InP semiconductor layer 1b, a first semiconductor optical element 47a and a second semiconductor optical element 47b.
半導体光素子６１は、基板７ａと、ＩｎＰ半導体層１ｂと、第１の半導体光素子部４７ａと、第２の半導体光素子部４７ｂとを備える。 - 特許庁 - An anode electrode 18 (first electrode) is connected with the p-type area 17, and a cathode electrode 19 (second electrode) is connected with the n-type InP substrate 11.
ｐ型領域１７にアノード電極１８（第１の電極）が接続され、ｎ型ＩｎＰ基板１１にカソード電極１９（第２の電極）が接続されている。 - 特許庁 - To form a heterostructure by a compound semiconductor crystal of a lattice constant closer to that of InP on a GaAs substrate while suppressing the generation of dislocation at a minimum level.
ＧａＡｓ基板上にＩｎＰの格子定数に近い化合物半導体結晶によるヘテロ構造を転位の発生を最小限に抑えて形成できるようにすること。 - 特許庁 - A base layer 15 of the GaAsNSb is included in a semiconductor layer constituting the heterojunction bipolar transistor formed on an InP substrate 11.
ＩｎＰ基板１１上に形成されたヘテロ接合バイポーラ・トランジスタを構成する半導体層中にＧａＡｓＮＳｂからなるベース層１５が含まれてなることを特徴とする。 - 特許庁 - To further improve off-breakdown voltage without sacrificing high-frequency characteristics in an InP-based HBT having a base layer composed of a GaAsSb-based compound semiconductor.
ＧａＡｓＳｂ系の化合物半導体のベース層を有するＩｎＰ系ＨＢＴにおいて、高周波特性を犠牲にすることなく、さらにオフ耐圧を向上させる。 - 特許庁 - An HEMT is provided with an InAlAs layer 202, an InGaAs layer 203, a multiplex δ doped InAlAs layer 204 composed by alternately laminating an n-type doped layer 204a and an undoped layer 204b, an InP layer 205, a Schottky gate electrode 210, a source electrode 209a, and a drain electrode 209b on an InP substrate 201.
ＨＥＭＴは、ＩｎＰ基板２０１の上に、ＩｎＡｌＡｓ層２０２と、ＩｎＧａＡｓ層２０３と、ｎ型ドープ層２０４ａとアンドープ層２０４ｂとを交互に積層してなる多重δドープＩｎＡｌＡｓ層２０４と、ＩｎＰ層２０５と、ショットキーゲート電極２１０と、ソース電極２０９ａ及びドレイン電極２０９ｂとを備えている。 - 特許庁 - The semiconductor integrated circuit is provided with a current output buffer circuit which is driven by constant current Is, and in which output impedance is controlled in accordance with bit rates of differential transmission signal inputs inp, inn, wherein a signal waveform outputted from the current output buffer circuit to a signal transmission path is controlled in accordance with the bit rate of the transmission signal input.
半導体集積回路において、定電流Ｉｓで駆動され、差動的な伝送信号入力inp、innのビットレートに応じて出力インピーダンスが制御される電流出力バッファ回路を具備し、電流出力バッファ回路から信号伝送路に出力される信号波形が伝送信号入力のビットレートに応じて制御される。 - 特許庁 - A semiconductor device manufacturing method comprises a step for forming a sacrificial layer 12 for achieving pseudo-lattice matching or lattice matching on an indium-phosphorus (InP) substrate 11, a step for forming a device layer 13 on the sacrificial layer 12, and a step for separating the InP substrate 11 and the device layer 13 with the sacrificial layer 12 removed.
インジウムリン（ＩｎＰ）基板１１上に擬似格子整合もしくは格子整合する犠牲層１２を形成する工程と、前記犠牲層１２上にデバイス層１３を形成する工程と、前記犠牲層１２を除去することで前記ＩｎＰ基板１１と前記デバイス層１３とを分離する工程とを備えたことを特徴とする。 - 特許庁 - The method for manufacturing the light receiving element array 1 having a plurality of light receiving regions 21, includes the steps of: growing the light receiving layer 7 on an n-type InP substrate 3; growing an InP window layer on the light receiving layer 7; and diffusing a p-type impurity in regions, in the window layer 11, corresponding to the plurality of light receiving regions 21.
複数の受光領域２１を備える受光素子アレイ１を製造する方法であって、ｎ型ＩｎＰ基板３上に受光層７を成長させる工程と、受光層７上にＩｎＰ窓層１１を成長させる工程と、窓層１１における複数の受光領域２１に相当する領域にｐ型不純物を拡散させる工程とを含む。 - 特許庁 - In the quantum well structure formed by an organic metal vapor growth method on an InP substrate 13 and containing a quantum well layer 10 having a grating constant larger by 2% or more than a grating constant of the InP substrate 13, the quantum well layer 10 is formed at a growth temperature of 440 to 510°C and at a growth rate of 1.5 μm/hour or larger.
ＩｎＰ基板１３上に有機金属気相成長法で形成され、該ＩｎＰ基板１３の格子定数に対して２％以上大きい格子定数を有する量子井戸層１０を含む量子井戸構造において、前記量子井戸層１０は、成長温度が４４０℃以上５１０℃以下、かつ、成長速度が１．５μｍ／時以上で形成した。 - 特許庁 - The regulation circuit only comprises a differential input terminal INP, INN, a first resistor pair R1, R2 to sense a common-mode voltage at the differential input terminals INP, INN, a second resistor pair R3, R4 to force the voltage across the load to a predetermined value, and an active device OTA, INV coupled between the junction points of the first and second resistive pairs.
調節回路は、差動入力端子ＩＮＰ、ＩＮＮにおいてコモンモード電圧を感知するための第１の抵抗対Ｒ１、Ｒ２と、負荷にかかる電圧を所定の値に強制するための第２の抵抗対Ｒ３、Ｒ４と、第１と第２の抵抗対との分岐点の間に結合される能動デバイスＯＴＡ、ＩＮＶのみを含む。 - 特許庁 - The optical switch comprises an InP substrate 11, an InGaAs layer 12 that is a semiconductor layer formed on the InP substrate 11 by In_xGa_(1-x)As (0.45≤x≤1), a first electrode 13 provided on the InGaAs layer 12, and a second electrode 14 that is provided on the InGaAs layer 12 so that it opposes the first electrode 13.
ＩｎＰ基板１１と、ＩｎＰ基板１１の上に、Ｉｎ_xＧａ_(1-x)Ａｓ（０．４５≦ｘ≦１）により形成された半導体の層であるＩｎＧａＡｓ層１２と、ＩｎＧａＡｓ層１２の上に設けられた第１の電極１３と、ＩｎＧａＡｓ層１２の上に、第１の電極１３と対向するように設けられた第２の電極１４とを備える。 - 特許庁 - The semiconductor optical element comprises an n-type buffer layer 102, an undoped InAlAs carrier travel layer 103, an n-type InAlAs field relaxation layer 104, an undoped InAlAs multiplication layer 105, a p-type InAlAs field relaxation layer 106, a p-type concentration gradient InGaAs absorption layer 107, and a p-type InP cap layer 108 formed on an n-type InP substrate 101.
ｎ型ＩｎＰ基板１０１上に、ｎ型バッファ層１０２、アンドープＩｎＡｌＡｓキャリア走行層１０３、ｎ型ＩｎＡｌＡｓ電界緩和層１０４、アンドープＩｎＡｌＡｓ増倍層１０５、ｐ型ＩｎＡｌＡｓ電界緩和層１０６、ｐ型濃度勾配ＩｎＧａＡｓ吸収層１０７、ｐ型ＩｎＰキャップ層１０８で構成されている。 - 特許庁 - This amplifier is provided with an operational amplifier 1 for differentially amplifying input signals INP and INP, a first clocked inverter 11 for inverting the output of the operational amplifier 1, a second clocked inverter 12 parallel freely connected to and a disconnected from the output line of the operational amplifier 1 and a third inverter 5 for inverting the output of the first clocked inverter 11.
この発明は、入力信号ＩＮＰ、ＩＮＰの差動増幅を行うオペアンプ１と、オペアンプ１の出力を反転する第１クロックドインバータ１１と、オペアンプ１の出力ラインに対して並列に接離自在である第２クロックドインバータ１２と、第１クロックドインバータ１１の出力を反転する第３インバータ５とを備えている。 - 特許庁 - A long-wavelength photodetector epitaxial wafer 10 is equipped with an InGaAs layer 3 serving as a photodetection layer and an InP layer 4 serving as a window layer, wherein the InGaAs layer 3 is high in As concentration at an interface 5 between the layers 4 and 3 and gradually reduced in As concentration toward an InP buffer layer 2.
受光層としてのＩｎＧａＡｓ層３と、窓層としてのＩｎＰ層４とを備える長波長受光素子用のエピタキシャルウェーハ１０において、ＩｎＧａＡｓ層３とＩｎＰ層４との界面５近傍のＩｎＰ４層側は、Ａｓ濃度が界面５で高く、その界面から徐々に低減していく構成を有する、ことを特徴としている。 - 特許庁 - Since lattice matching can be attained between the GaInNAsP, GaInNAsSb or GaInNAsPSb and the InP substrate (degree of mismatch is ±0.2% or less), a graded layer for varying the lattice constant gradually is not required.
ＧａＩｎＮＡｓＰ、ＧａＩｎＮＡｓＳｂ或いはＧａＩｎＮＡｓＰＳｂはＩｎＰ基板と格子整合（不整合度±０．２％以下）するので格子定数を徐々に変化させるグレーディッド層が不要である。 - 特許庁 - The InP layer 14 is equipped with p-type clad regions 14a and 14b arranged on the active layers 12a and 12b respectively, and an element isolation region 14c interposed between the clad regions 14a and 14b.
このＩｎＰ層は、各活性層上に配置されたｐ型クラッド領域１４ａ、１４ｂと、それらのクラッド領域の間に介在する素子分離領域１４ｃを有している。 - 特許庁 - Sn and In are weighed such that a molar ratio of In with respect to Sn ranges from 0.65 to 1.3, and an Sn-In-P alloy 110 is formed from the In and Sn and InP.
Ｓｎに対するＩｎのモル比が０．６５〜１．３となるようにＳｎおよびＩｎを秤量し、このＩｎおよびＳｎとＩｎＰとからＳｎ−Ｉｎ−Ｐ合金１１０を得る。 - 特許庁 - This device 39 is equipped with a laser device 40 and a photodetector 41 which are monolithically formed on a common InP substrate 21, where the laser device 40 and the photodetector 41 are electrically isolated from each other by an isolation groove 42.
本装置３９は、共通のＩｎＰ基板２１上にモノリシックに設けられたレーザ素子４０と受光素子４１とを備え、分離溝４２により電気的に分離されている。 - 特許庁
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