「memory block」を含む例文一覧(2320)
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行方向のデータ書込電流は、選択メモリセルブロックに対応するライトディジット線ＷＤＬのみで流されるので,非選択メモリセルに対するデータ誤書込の発生を抑制できる。 - 特許庁 - To decrease the number of times of row changes in a frame memory when video signals are read from the frame memory provided to a signal supply side of a signal processing section conducting signal processing in the unit of a rectangular block.
矩形ブロック単位で信号処理を行う信号処理部の信号供給側に設けられるフレームメモリからの信号読み出し時のフレームメモリにおける行替えの回数を減らす。 - 特許庁 - Then, after the deviation of timing at the time of transfer is absorbed by the FIFO memory 111 and the LIFO memory 115 by using synchronizing signals different for every divided block, image processing is performed.
そして、分割ブロックごとに別々の同期信号を使用し、転送時のタイミングずれをＦＩＦＯメモリ１１１、ＬＩＦＯメモリ１１５により吸収した後、画像処理を行う。 - 特許庁 - Accordingly, even if bit lines in which defective memory cells exist are different for each block, redundant bit lines can be designated in units of blocks, and a memory cell array-saving range is expanded to improve a yield.
従って、不良メモリセルの存在するビット線がブロック毎に異なっていても、ブロック単位に冗長ビット線が指定でき、メモリセルアレイの救済範囲が拡大し、歩留まりが向上する。 - 特許庁 - The semiconductor integrated circuit device includes a plurality of memory macros 12-1 to 12-n; a macro-compatible common register block 11; and memory macro operation setting circuits 17-1 to 17-n.
半導体集積回路装置は、複数のメモリマクロ１２−１〜１２−ｎと、マクロ間共通レジスタブロック１１と、メモリマクロ動作設定回路１７−１〜１７−ｎとを備えている。 - 特許庁 - To improve relief efficiency in the case of defect occurrence by making a minimum unit of a defective block small even when a stack type memory cell like a BiCS memory is used.
ＢｉＣＳメモリのような積層型のメモリセルを用いた場合においても、不良ブロックの最小単位を小さくすることができ、不良が発生した際の救済効率を向上させる。 - 特許庁 - To provide a remapping control method for flash memory and a structure for flash memory therefor, with which the states of a block and a unit can be recorded and processed while minimizing the number of times of partial recording.
部分記録回数を最小化しつつ、ブロック及びユニットの状態を記録かつ処理できるフラッシュメモリの再写像制御方法及びこれによるフラッシュメモリの構造を提供する。 - 特許庁 - The DMA processor 2 transfers one block among several divisions of image data to be subjected to image processing from the main memory 6 to the local memory 3 or 4 and transfers image data after image processing in the local memory to the main memory 6 in parallel simultaneously to image processing of the processor 1.
DMAプロセッサ２は、プロセッサ１の画像処理と時間的に並列に、メインメモリ６から画像処理対象となる画像データを幾つかに分割したうちのひとかたまりをローカルメモリ３又は４に転送し、ローカルメモリ上の画像処理済みの画像データをメインメモリ６に転送する。 - 特許庁 - To reduce an access time from each functional block to a shared memory, while reducing capacity of a cache memory when a plurality of functional blocks share one shared memory for accessing a data processor and the shared memory for example in a video camera.
本発明は、データ処理装置及び共有メモリのアクセス方法に関し、例えばビデオカメラに適用して、複数の機能ブロックで１つの共有メモリを共用する構成において、キャッシュメモリの容量を削減しつつ、各機能ブロックの共有メモリへのアクセス時間を短縮する。 - 特許庁 - The logical header section of each transaction record corresponds to the spare memory area of two or more contiguous memory pages within the same block of the flash-like storage media, while the logical data section of each transaction record corresponds to the data memory area of the two or more contiguous memory pages.
それぞれのトランザクションレコードの論理ヘッダセクションは、フラッシュ様媒体の同一のブロック内において、二つ以上の隣接するメモリページのスペアメモリ領域に対応し、一方で、それぞれのトランザクションレコードの論理データセクションは、二つ以上の隣接するメモリページのデータメモリ領域に対応する。 - 特許庁 - The flash memory device includes a plurality of memory cell blocks including memory cells 310 connected to a plurality of word lines, and an operating voltage generating section 330 for applying an erase operation voltage to a memory cell block selected for an erase operation, and changing the level of the erase operation voltage according to the result of the erase operation.
複数のワードラインに接続されたメモリセル３１０含む複数のメモリセルブロックを有し、消去動作時に選択されたメモリセルブロックに消去動作電圧を印加し、その消去動作の結果に応じて消去動作電圧のレベルを変更する動作電圧生成部３３０を有する。 - 特許庁 - To provide a semiconductor memory element improving electrical properties of the element by suppressing a leakage current which flows through a memory cell by turning off a drain select transistor, a source select transistor, and a side transistor of an unselected memory cell block when the semiconductor memory element operates.
本発明は、半導体メモリ素子の動作時、非選択のメモリセルブロックのドレイン選択トランジスタと、ソース選択トランジスタ、及びサイドトランジスタをターンオフさせてメモリセルを通じて流れる漏洩電流を抑制し、素子の電気的特性を改善させる半導体メモリ素子を提供することにある。 - 特許庁 - The integrated circuit apparatus is provided with a memory cell having a cell transistor in which a word line is connected to a gate, and a ferroelectric capacitor in which electrodes of one end and the other end are connected respectively between a source and a drain of the cell transistor, and the memory cell has a memory cell block in which a plurality of memory cells are connected in series.
ワード線がゲートに接続されたセルトランジスタと、セルトランジスタのソースとドレインとの間に一端と他端の電極がそれぞれ接続された強誘電体キャパシタとを有するメモリセルを備え、このメモリセルが複数個直列に接続されたメモリセルブロックを有する。 - 特許庁 - In parallel with this, the disk specified by the user is loaded on a player box and data following the leading part data of the music specified by the user are read out to be written in the main memory in the memory block 12 and the following part data are read out from the main memory after the leading part data posterior to the compression are all read out from the leading part memory.
これと並行して、ユーザの指定したディスクをプレーヤーボックスに装着して、ユーザの指定した曲の先頭部データ後のデータを読み取り、メモリブロック１２中の主メモリに書き込み、先頭部メモリから圧縮後の先頭部データが全て読み出された後、主メモリから読み出す。 - 特許庁 - This memory system is constituted of a plurality of the functional blocks operated as bus masters and for carrying out prescribed processing, a memory controller, and a bus for connecting the plurality of functional blocks to the memory controller, the functional block adds the time information of finishing memory access when issuing the memory access, and the bus adds the time information of finishing the memory access to memory access information, and transfers it.
バスマスタとして動作し、所定の処理を行う複数の機能ブロックと、メモリコントローラと、前記複数の機能ブロックと前記メモリコントローラとを接続するバスとにより構成されるメモリシステムであって、前記機能ブロックは、メモリアクセスを発行する時に前記メモリアクセスが終了する時間情報を付加し、前記バスは、メモリアクセス情報に前記メモリアクセスが終了する時間情報を付加して転送する。 - 特許庁 - When driving one of two memory cell blocks 34, the memory cell block 34 of a driving object is made a conducting state by an SG high withstand pressure level shifter 44 and an SG transfer gate 46, and even if a wordline 36 of two memory cell blocks which adjoin mutually is activated by a pair of wordline transfer gates 42, only the memory cell block 34 of the drive object is driven.
２個のメモリセルブロック３４のうち一方を駆動する場合、駆動対象のメモリセルブロック３４がＳＧ高耐圧レベルシフタ４４及びＳＧトランスファーゲート４６により導通状態とされ、互いに隣り合う２個のメモリセルブロックのワード線３６が一対のワード線トランスファーゲート４２によって活性化されても、駆動対象のメモリセルブロック３４のみが駆動される。 - 特許庁 - A memory control block 104 performs in parallel processing for writing in a system shared memory 105 image data of a current frame imaged by an imaging device 101, a processing for reading image data of a preceding frame stored in the system shared memory 105, and processing for writing in the system shared memory 105 composite image data generated by an image compositing block 103.
メモリ制御ブロック１０４により、撮像素子１０１で撮像された現フレームの画像データをシステム共用メモリ１０５に書き込む処理と、システム共用メモリ１０５に格納された前フレームの画像データを読み出す処理と、画像合成ブロック１０３で生成された合成画像データをシステム共用メモリ１０５に書き込む処理とをそれぞれ並行して行う。 - 特許庁 - The selection circuit 5 is provided with a first switch for switching between connection and nonconnection of a first bit line pair connected to a memory cell column belonging to the block 7a of the array part 7 to a second bit line pair connected to a memory cell column belonging to a block 7b.
そして、選択回路５において、アレイ部７のブロック７ａに属するメモリセル列に接続された第１のビット線対を、ブロック７ｂに属するメモリセル列に接続された第２のビット線対に接続するか否かを切り換える第１のスイッチを設ける。 - 特許庁 - That is, the voltage switching circuit (8) in one memory block generates required internal voltage, the voltage switching circuit provided for the other memory block (MBB) selects either output voltage of one voltage switching circuit or read voltage conforming to switching control signal (SWbgo,/SWbgo).
すなわち、１のメモリブロックにおける電圧切換回路（８）は、必要な内部電圧を生成し、別のメモリブロック（ＭＢＢ）に対して設けられる電圧切換回路は、１の電圧切換回路の出力電圧と読出電圧の一方を切換制御信号（ＳＷｂｇｏ，／ＳＷｂｇｏ）に従って選択する。 - 特許庁 - Main block selection lines MBS0 and MBS1 connecting a main row decoder MRD and a sub row decoder SRD are composed by using memory cells in a cell block, a metal line CI used between the memory cells and the distribution layer that is the same as plate lines PL, /PL.
セルブロック内のメモリセル、メモリセル間に使用する金属配線ＣＩや、プレート線ＰＬ，／ＰＬと同じ配線層を用いて、メインローデコーダＭＲＤとサブローデコーダＳＲＤを接続するメインブロック選択線ＭＢＳ０，ＭＢＳ１を構成することを特徴としている。 - 特許庁 - A first circuit block (word driver group, WDBK) which drives the plurality of word lines is disposed between a second circuit block (phase change type chain cell control circuit, PCCCTL) which drives the first or the second gate lines and the plurality of memory cell groups (memory cell array, MA).
そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。 - 特許庁 - The arithmetic unit is a deblocking filter unit and in order to perform deblocking filtering upon a present macro block of a working memory, a part of data on a left side storing the macro block is copied to another working memory using the direct connection between the storage devices.
前記演算ユニットは、デブロッキング・フィルタ・ユニットで、作業メモリの現在のマクロ・ブロックをデブロッキングフィルタリングするために、マクロ・ブロックが格納された左辺の１部のデータが前記記憶装置間の直接接続を用いて、もう一方の作業メモリに複製される。 - 特許庁 - At the time of driving cache entry out of the cache, when the Dirty bit 47 is set as 1, the data of the data block 48 are written in the main memory, and when the Dirty bit 47 is cleared as 0, the data of the data block 48 are not written in the main memory but discarded.
キャッシュエントリをキャッシュから追い出すときに、Ｄｉｒｔｙビット４７が１にセットされていたらデータブロック４８のデータを主記憶装置に書き込み、０にクリアされていたらデータブロック４８のデータを主記憶装置に書き込まないで捨ててよい。 - 特許庁 - The semiconductor storage device further comprises a column control circuit C which is connected with one end of the bit line of the memory block 2 and drives selectively the bit lines BL, and a row control circuit R which is connected with one end of the word line of the memory block 2 and drives selectively the word lines WL.
メモリブロック２のビット線ＢＬの一端が接続され、ビット線ＢＬを選択駆動するカラム系制御回路Ｃと、メモリブロック２のワード線ＷＬの一端が接続され、ワード線ＷＬを選択駆動するロウ系制御回路Ｒとを備える。 - 特許庁 - A Jth memory block among the first to Nth memory blocks dot-sequentially reads subpixel image data being image data corresponding to at least one subpixel and outputs the subpixel image data to a corresponding Jth data driver block among the first to Nth data driver blocks.
第１〜第Ｎのメモリブロックのうちの第Ｊのメモリブロックは、少なくとも１サブピクセル分の画像データであるサブピクセル画像データを点順次で読み出して、第１〜第Ｎのデータドライバブロックのうちの対応する第Ｊのデータドライバブロックに対して時分割に出力する。 - 特許庁 - A first state signal is outputted to the input/output terminal during a term in which erasing voltage is supplied to the nonvolatile memory cell existing in the selected block of 1 and erasing of data stored in the nonvolatile memory cell existing in the selected block of 1 is completed.
選択された１のブロックにある不揮発性メモリセルに消去電圧を供給し、選択された１のブロックにある不揮発性メモリセルに格納されたデータの消去が完了するまでの期間、入出力端子に第１状態信号が出力される。 - 特許庁 - Similarly, second and third switches are provided for switching between connection and nonconnection of the first bit line pair to a third bit line pair connected to a memory cell column belonging to a block 7c and a fourth bit line pair connected to a memory cell column belonging to a block 7d.
同様に、第１のビット線対を、ブロック７ｃに属するメモリセル列に接続された第３のビット線対、及びブロック７ｄに属するメモリセル列に接続された第４のビット線対に夫々接続するか否かを切り換える第２及び第３のスイッチを設ける。 - 特許庁 - This storage device is provided with a main recording medium, the nonvolatile memory used as the cache of the main recording medium, and including a fixed area and a nonfixed area according to fixation of the data, and a block control part for controlling a physical block allocated to the nonvolatile memory, by a virtual address.
主記録媒体、主記録媒体のキャッシュとして使われ、データの固定如何によって固定領域及び非固定領域を含む不揮発性メモリ、不揮発性メモリに割当てられる物理ブロックを仮想アドレスによって管理するブロック管理部と、を備える。 - 特許庁 - Verified basic operating programs are stored in the first memory array block during the manufacturing process, and operation programs to be corrected or added are stored in the second memory array block after the manufacturing process to reduce the total time taken to store the programs and facilitate the correction and addition of the programs.
検証された基本的な動作プログラムは製造工程中に第１群メモリに保存し、修正または追加される動作プログラムは製造工程後に第２群メモリに保存して、全体プログラム保存時間を減らし、プログラムの修正及び追加を容易にする。 - 特許庁 - A buffer 166A outputs successively sample data of audio data included in the sync-block making a sync-block corresponding top a scan number corresponding to the most sync-block out of sync-blocks stored in a memory space corresponding to ECC blocks of two pieces of the SDRAM163 for each channel and for each field as the sync-block to be used.
バッファ１６６Ａは、各フィールドについて、チャネル毎に、ＳＤＲＡＭ１６３の２個のＥＣＣブロックに対応したメモリ空間に記憶されているシンクブロックのうち、最も多くのシンクブロックが該当するスキャン番号に対応したシンクブロックを使用するシンクブロックとし、そのシンクブロックに含まれるオーディオデータのサンプルデータを、順に出力する。 - 特許庁 - The control circuit 15 specifies, upon reception of a control signal indicating a read instruction, a block including the data of a designated address, and outputs data as read data in the work memory 13 to the I/O buffer 11 if the number of the block matches the block number stored in the block number register 18.
制御回路１５は、読出し指示を示す制御信号を受けて、指定アドレスのデータを含むブロックを特定し、そのブロックのブロック番号とブロック番号レジスタ１８に格納されているブロック番号とが一致していれば、ワークメモリ１３内のデータを読出しデータとし、入出力バッファ１１に出力させる。 - 特許庁 - When the other block pair is designated as a new boot sector in the state where either one of block pairs is designated as a boot sector, values obtained by subtracting 1 from the values of two boot area designation flags of one block pair are stored as the boot area designation flags of two memory blocks of the other block pair.
どちらか一方のブロック対がブート領域として指定されている際に他方のブロック対を新たなブート領域として指定する場合、一方のブロック対の２つのブートエリア指定フラグの値から１減じた値を他方のブロック対の２つのメモリブロックのブートエリア指定フラグとしてそれぞれ格納する。 - 特許庁 - This semiconductor memory device has memory banks divided into a plurality of blocks, and a signal control section in which an activation signal supplied to a first sense amplifier of a first memory block included in the memory bank is delayed by the prescribed time, this delayed activation signal is supplied to a second sense amplifier of a second memory blocks included in the memory bank.
半導体記憶装置において、複数のブロックに分割したメモリバンクと、前記メモリバンクに含まれる第１のメモリブロックの第１のセンスアンプに供給される活性化信号を所定の時間だけ遅延させて、前記メモリバンクに含まれる第２のメモリブロックの第２のセンスアンプに対し、この遅延させた活性化信号を供給する信号制御部とを有する構成とする。 - 特許庁 - A Bs value setting section 50 is provided with an access determination section 57 for allowing a memory access enable signal and a copy enable signal to become inactive when a target edge of a current block does not belong to a variable block boundary.
Ｂｓ値設定部５０は、カレントブロックの対象エッジが可変ブロック境界に属していない場合に、メモリアクセスイネーブル信号及びコピーイネーブル信号を非アクティブにするアクセス判定部５７を備える。 - 特許庁 - When the image data processed by the first image processing block 16 is output to the second image processing block 17, various image processing are performed on the image data, which is then output via the CPU 3 to a memory 4.
第１の画像処理ブロック１６で処理された画像データを第２の画像処理ブロック１７へ出力されると、各種画像処理が行われ、ＣＰＵ３を介してメモリ４に出力される。 - 特許庁 - A memory system 20 comprises an RAM 22, a block-addressable non-volatile storage device (NVS) 24, and a logic 26 that is configured so as to copy a block of data between the RAM 22 and the NVS 24.
メモリシステム２０は、ＲＡＭ２２と、ブロックアドレス指定可能な不揮発性記憶装置（ＮＶＳ）２４と、ＲＡＭ２２とＮＶＳ２４との間でデータのブロックをコピーするように構成されるロジック２６とを具備する。 - 特許庁 - When discarding a block from a cache memory 4 used as a primary cache, a controller 2 determines whether the number of data reads in the block exceeds a predetermined value or not.
コントローラ２は、１次キャッシュとして利用しているキャッシュメモリ４からブロックを破棄する際、上記ブロック中のデータの読み込み回数が予め定められている規定回数を超えているか否かを判定する。 - 特許庁 - In the read operation, the selection gates can be formed perfectly to the off-state by programming the selection gates in the non-selection memory block, and the leakage current of the non-selection block at the read operation can be suppressed.
読み出し時には、非選択のメモリブロック内の選択ゲートをプログラムすることにより、選択ゲートを完全にオフ状態にすることができ、読み出し時の非選択ブロックにおけるリーク電流を抑制できる。 - 特許庁 - CDMA signals inputted to a memory (for reception signals) 1 are respectively searched at searcher units 21, 31, and 41 of each reception processing block to be distributed to each reception processing block for each service.
メモリ（受信信号用）１に入力されたＣＤＭＡ信号は各受信処理ブロックのサーチャ部２１，３１，４１でそれぞれサーチが行われ、サービス別に各受信処理ブロックに振り分けられる。 - 特許庁 - After the data is transferred from the block determination part 221 and read out by the delay readout processing part 225, a delay writing processing part 224 writes the block having arranged data in the data memory part 24 at every fixed period.
遅延書き込み処理部２２４は、データがブロック判定部２２１から転送され、遅延読み出し処理部２２５で読み出された後、データの揃ったブロックをデータ記憶部２４へ一定周期毎で書き込む。 - 特許庁 - When the area designated by an access instruction given from a host system belongs to the logical sub-block, the data are written in a storage area in the flash memory corresponding to the logical sub-block.
ホストシステムから与えられるアクセス指示により指定された書き込み先の領域が論理サブブロックに属するときには、論理サブブロックに対応するフラッシュメモリ内の記憶領域にデータが書き込まれる。 - 特許庁 - The semiconductor memory has a cell block, wherein a plurality of units having capacitors and cell transistors connected with each other in parallel are connected with each other in series, and selecting transistors connected to the ends of the cell block.
半導体記憶装置は、並列接続されたキャパシタとセルトランジスタとを有するユニットが複数個直列に接続されたセルブロックと、セルブロックの端部と接続された選択トランジスタとを有する。 - 特許庁 - To provide a semiconductor memory device for equalizing capacity generated in data lines of a bank including an extension block and a bank including no extension block and preventing the generation of dead space.
拡張ブロックを含むバンクと拡張ブロックを含まないバンクのデータ線に生じる容量を等価にでき、さらにデッドスペースが発生するのを解消できる半導体記憶装置を提供する。 - 特許庁 - A moving vector detecting circuit 12 calculates the residue between a reference block and a retrieval block at a previously set position of a retrieval frame which is read out of a frame memory 2 and outputs it to an operation control circuit 13.
動きベクトル検出回路１２は、フレームメモリ２から読み出した、基準ブロックと、検索フレームの、予め設定された位置の検索ブロックの残差を演算して、動作制御回路１３に出力する。 - 特許庁 - A color component dividing/rotating part 3 divides the image data for the portion of one block unit, which is read from an image memory 1 by a block dividing part 2, by each color component, so as to form color component blocks.
色成分分割・回転部３は、ブロック分割部２で画像メモリ１から読み出した１ブロック単位分の画像データを、それぞれの色成分ごとに分割して色成分ブロックを形成する。 - 特許庁 - When data is read from the memory cell M02 of a top array block to a bit line BL2, switch elements S1 and S101 are closed to store the data in the bit line BL102 of a bottom array block in the form of charges.
トップアレイブロックのメモリセルＭ０２からビット線ＢＬ２にデータを読み出すとき、スイッチ素子Ｓ１とＳ１０１を閉じて、そのデータをボトムアレイブロックのビット線ＢＬ１０２に電荷の形で蓄えさせる。 - 特許庁 - The display controller 7 determines whether a new data block to be processed for display is similar to a data block already stored in the local memory buffer 8 in the display controller 7 or not by using similarity meta-data 10.
ディスプレイコントローラ7は、類似度メタデータ10を使用して、表示処理されるべき新しいデータブロックがディスプレイコントローラ7のローカルメモリ8内にすでに格納されているブロックに類似しているかどうかを判定する。 - 特許庁 - A block deleting processing unit b14 selects and deletes data blocks each of which is formed by dividing continued data and stored in a memory b11 based on information showing providing frequency of each data block.
ブロック削除処理部ｂ１４は、連続したデータを分割したデータブロックであって記憶部ｂ１１が記憶するデータブロックを、データブロック各々の提供頻度を示す情報に基づいて選択して削除する。 - 特許庁 - To provide a method for operating a nonvolatile memory device which includes a first data block for preserving the first data and a first log block for preserving an updated version of at least a part of the first data.
第１データを保存する第１データブロック及び第１データの少なくとも一部のアップデートされたバージョンを保存する第１ログブロックを備える不揮発性メモリ装置を動作させる方法を提供する。 - 特許庁 - To provide a technique for reducing access to memory for storing a pixel block group even in the case of performing such image processing as to use pixels in an adjacent pixel block.
隣接画素ブロック中の画素を用いるような画像処理を行うような場合であっても、画素ブロック群を格納するメモリに対するアクセスをより軽減させるための技術を提供すること。 - 特許庁
- 特許庁
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