「memory block」を含む例文一覧(2320)

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  • A sharing memory 2 stores the component value and the component value after the conversion outputted from the conversion processing block 3 associated with each other.
    共有メモリ２は、成分値および変換処理ブロック３が出力する変換後成分値を関連付けて格納する。 - 特許庁
  • According to such a structure, the exclusive occupied state of the block in the shared memory can be known by the access to the exclusive access control buffer.
    これにより、排他制御バッファへアクセスすることで共有メモリ内のブロックの排他的占有状態を知ることができる。 - 特許庁
  • Through this block processing, a process can perform more processes for data while the data are in a cash memory.
    このブロック処理により、プロセッサが、データがキャッシュメモリ内にある間に、データに対してより多くの処理を行うことが可能になる。 - 特許庁
  • Then, the number of the frequency of memory approach can be reduced, when decoding is conducted with respect to the continuous not-coded micro-block.
    これにより、連続的なノットコーディドマクロブロックに対してはデコーディングするときメモリ接近回数を減少させることができる。 - 特許庁
  • To provide a nonvolatile semiconductor memory in which a non-selection processing of a defective block can be performed, while suppressing increase in chip areas.
    チップ面積の増大を抑制しつつ、不良ブロックの非選択処理が可能な不揮発性半導体記憶装置を提供する。 - 特許庁
  • The printer controller holds a memory allocation database for recording a storage place in the printer controller stored with the individual data block.
    プリンタコントローラは、個々のデータブロックが保存されたプリンタコントローラ内の記憶場所を記録するためのメモリ割り当てデータベースを保持する。 - 特許庁
  • Furthermore, the number of copies of the macro definition is changed to change the setting of the job memory including the macro definition in block.
    また、マクロ定義の部数を変更することで、該マクロ定義を含むジョブメモリの設定を一括して変更することができる。 - 特許庁
  • To provide a test apparatus by which all of the prescribed data patterns can be written efficiently also to a memory having a bad block.
    バッドブロックを有するメモリに対しても、所定のデータパターンの全てを効率よく書き込むことができる試験装置を提供する。 - 特許庁
  • To prevent the shortening of life of the entire memory even when data write frequency to a specific logical block (logical address) is high.
    特定論理ブロック（論理アドレス）へのデータ書込み頻度が高い場合にもメモリ全体の寿命が短くなることを防止する。 - 特許庁
  • Using their ability to reference a block of memory, it is possible to expose any data to the Python programmer quite easily.
    ブロックメモリを参照するというバッファオブジェクトの機能を使うことで、任意のデータをきわめて簡単にPython プログラマに公開できます。 - Python
  • This device is provided with an encoding information memory 110 for storing an encoding mode applied to each already compression-encoded block.
    圧縮符号化済みの個々のブロックに適用された符号化モードを記憶するための符号化情報メモリ１１０を設ける。 - 特許庁
  • To provide an integrated circuit capable of testing efficiently a memory block, in an actually operated clock frequency, in a short time.
    実動作のクロック周波数でのメモリブロックのテストを短時間で効率よく実行することができる集積回路を提供する。 - 特許庁
  • The PIP of the free size at a free position is realized by allowing a user to press the PIP size changing button or up/down, right/left and oblique buttons of a remote controller by a PIP circuit comprising a compression block 3, a memory block 6 and a composing block 11.
    図１に示す、圧縮ブロック３と、メモリブロック６と、合成ブロック１１とから構成されるＰＩＰ回路によりユーザーがリモコンのＰＩＰサイズ変更ボタンや上下、左右、斜めボタンを押す事により自由なサイズと位置のＰＩＰが可能となる。 - 特許庁
  • Writing and erasing errors to a data written block and data erased block, respectively, are detected in a bit unit in order of the physical block number by using firmware and the errors are totaled to calculate a BER (Bit Error Rate) of the flash memory.
    ファームウエアによって、物理ブロック番号順に、データ書込済のブロックに対してはその書込みエラーを、データ消去済ブロックに対してはその消去エラーを、それぞれｂｉｔ単位で検出し、それらを総計して当該フラッシュメモリのBER（Bit Error Rate）を算出する。 - 特許庁
  • A write control section 14 identifies an evaluation block, corresponding to the pixel evaluation value GH on the basis of a combination of the pixel data and uses the pixel evaluation value GH to update a block evaluation value stored for each evaluation block in an evaluation value memory 15.
    書込制御部１４は、画素データの組合わせから画素評価値ＧＨに対応する評価ブロックを特定し、その画素評価値ＧＨにより、評価値メモリ１５に評価ブロック毎に格納されているブロック評価値を更新する。 - 特許庁
  • In a flash memory 1, erasure for setting all bits in a block B to one of two values is enabled for the unit of the block B and write for setting the values of the respective bits in the block B to the other value of two values is enabled for the unit of a bit.
    フラッシュメモリ１は、ブロックＢ内の全ビットを２値の一方の値に設定する消去がブロックＢ単位でのみ可能であるとともにブロックＢ内の各ビットの値を２値の他方の値に設定する書込がビット単位で可能である。 - 特許庁
  • In a data processor 1, a user area (block A) 19 where a user programs data and a firmware area (block) 20 where a program for controlling the writing/deleting/reading of the block A is stored are installed in the cell array area 9 of a flash memory 7.
    データ処理装置１は、フラッシュメモリ７のセルアレイ領域９内に、ユーザがデータをプログラムするユーザ領域（ブロックＡ）１９と、ブロックＡの書込み／消去／読出しを制御するためのプログラムが記憶されたファームウエア領域（ブロックＢ）とを設ける。 - 特許庁
  • Each block of a memory cell array 51 is provided with nonvolatile normal/defective flag storing cells 62 in which a flag for discriminating whether a block is normal or not is recorded, and a normal/defective state discriminating circuit 63 discriminating a normal/defective state of a block based on the flag.
    メモリセルアレイ５１の各ブロックごとに、正常であるか否かを識別するためのフラグを記録した不揮発性の良／不良フラグ記憶セル６２と、上記フラグに基づきブロックの良否を判定する良／不良判定回路６３を設ける。 - 特許庁
  • Writing and erasing errors to a data written block and data erased block, respectively, are detected in a symbol unit in order of the physical block number by using firmware and the errors are totaled to calculate an SER (Symbol Error Rate) of the flash memory.
    ファームウエアによって、物理ブロック番号順に、データ書込済のブロックに対してはその書込みエラーを、データ消去済ブロックに対してはその消去エラーを、それぞれシンボル単位で検出し、それらを総計して当該フラッシュメモリのSER（Symbol Error Rate）を算出する。 - 特許庁
  • To enable a camera system to make various corrections on digitalization processing by effectively utilizing a rapid large-capacity memory necessary for a snapshot, adopting a part of the memory as a memory for outputting noise, block-subtracting the noise from a signal output, and noise correcting the signal.
    速写に必要な高速大容量メモリの有効活用及び一部をノイズ出力用メモリとし、信号出力との間でブロック減算を行い、ノイズ補正を行うことによりデジタル化処理のための種々の補正が可能。 - 特許庁
  • For each value of the address part based on the class codes of the surrounding blocks, the concerned block in the case of generating the address ADD-B corresponding to the maximum frequency stored in the frequency memory is stored in a maximum frequency data memory within the robust memory 107.
    周囲ブロックのクラスコードによるアドレス部分の各値毎に、頻度メモリに記憶される最大頻度に対応したアドレスＡＤＤ＿Ｂが生成された際の注目ブロックをロバストメモリ１０７内の最大頻度データメモリに記憶する。 - 特許庁
  • When reading is performed in a memory block C in the state 2, specified data stored in the second non-volatile memory area 202 is connected to a calculated result held in the volatile memory 204 and is supplied to the electronic apparatus 100.
    状態２で、メモリブロックＣの読み出しがあったときに、揮発性メモリ２０４に保管している演算結果に、第２不揮発性メモリ領域２０２に記憶されている特定のデータを結合して電子機器１００に供給する。 - 特許庁
  • Each of the first and second memory chips includes an access signal generation block which generates a main access signal for driving access to the main memory and a buffer access signal for driving access to the buffer memory in response to the address and the control signal.
    第１及び第２メモリチップのそれぞれは、アドレス及び制御信号に応答して、メインメモリのアクセスを駆動するメインアクセス信号及びバッファメモリのアクセスを駆動するバッファアクセス信号を発生するアクセス信号発生ブロックを含む。 - 特許庁
  • To provide a memory controller 10 which is highly efficient in the error correcting processing of data stored in a memory part 30 configured of a plurality of memory cells 31 each of which is classified into each block 33 and to provide a semiconductor storage device 2.
    それぞれが、いずれかのブロック３３に分類可能な複数のメモリセル３１から構成されたメモリ部３０に記憶するデータの誤り訂正処理の効率が良いメモリコントローラ１０および半導体記憶装置２を提供する。 - 特許庁
  • Then, one block in the memory cell array 27 is divided into four regions, a write-in state before erasure of each region is written in a storage memory 29 of the number of times of erasure having memory cells for storing the number of times of erasure of 3 bits.
    そこで、メモリセルアレイ２７における１ブロックを４つの領域に分割し、３ビットの消去回数記憶用のメモリセルを有する消去回数記憶メモリ２９に、各領域の消去前書き込み状態を書き込む。 - 特許庁
  • To enable saving of a defective logical integrated circuit device or the like, incorporating a random access memory or the like after the product is shipped, to improve reliability of a computer system, and to realize redundancy of a memory, without having to alter the design of a memory block.
    ランダムアクセスメモリ等を搭載する論理集積回路装置等の製品出荷後の欠陥救済を可能にし、コンピュータシステムの信頼性を高め、メモリブロックの設計変更なしにメモリ冗長化を実現する装置の提供。 - 特許庁
  • In response to the transfer prohibition instruction, a write memory address generation unit (15) specifies a write memory address for overwriting the data part of the current frame stored in a memory block (12) with the data part of a frame next to the current frame.
    書き込みメモリアドレス生成部（１５）は、転送禁止命令に応答して、メモリブロック（１２）に格納されている現在フレームのデータ部分を、現在フレームの次のフレームのデータ部分で上書きするような書き込みメモリアドレスを指定する。 - 特許庁
  • A NAND flash memory controller CN decides an address of a memory block having data to be written for each NAND flash memory based on a error flag stored in NAND flash memories N-1 to N-n (n: natural number).
    ＮＡＮＤフラッシュメモリコントローラＣＮは、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎ（ｎは自然数）が記憶するエラーフラグに基づき、書き込み対象のデータがあるメモリブロックのアドレスを各々のＮＡＮＤフラッシュメモリ毎に決定する。 - 特許庁
  • A memory array is divided into a plurality of cell array blocks, a bit line BL and a word line WL are continuously provided in a cell array block 11, and a memory cell is arranged at the intersection part.
    メモリセルアレイは複数のセルアレイブロックに分割され、その一つのセルアレイブロック１１内ではビット線ＢＬとワード線ＷＬが連続的に配設され、その交差部にメモリセルが配置される。 - 特許庁
  • To sufficiently boost the potential of a word line of a non-selection block without scaling a memory cell in a NAND flash memory.
    本発明は、ＮＡＮＤ型フラッシュメモリにおいて、メモリセルのスケーリングによらず、非選択ブロックのワード線の電位を十分に昇圧できるようにすることを最も主要な特徴としている。 - 特許庁
  • The first and the second blocks of the physical memory cell and the additional block of the virtual memory cell can be independently read in order to provide whole of three blocks of read data.
    前記実際的メモリセルの第１および第２ブロック、そして仮想的メモリセルの追加的なブロックは、読み出しデータの３ブロック全体を提供するために独立に読み出すことができる。 - 特許庁
  • When returning from the power-down mode to the normal operation mode, the semiconductor storage device sequentially precharges only the bit lines BL and /BL of a memory cell array block 11 to be accessed out of the plurality of memory cell array blocks.
    パワーダウンモードから通常動作モードへの復帰時には、複数のメモリセルアレイブロックのうち、アクセスされるメモリセルアレイブロック１１のビットラインＢＬ，／ＢＬのみを順次プリチャージする。 - 特許庁
  • To provide a semiconductor memory device that can maintain a leakage current reduction effect in a memory block in an inactive state while eliminating unnecessary current-consuming operation.
    本発明は、無駄な電流消費動作を無くしながらも、非活性状態のメモリブロックにおけるリーク電流削減効果を維持できる半導体記憶装置を提供することを目的とする。 - 特許庁
  • To provide a memory management method suitable for updating software by a differential file to a nonvolatile memory wherein write is performed by a block unit, and portable terminal equipment using it.
    ブロック単位に書き込みが行われる不揮発性メモリに対する差分ファイルによるソフト更新に適したメモリ管理方法およびこれを用いた携帯端末装置を提供する。 - 特許庁
  • A word line control circuit selects any one of the plurality of memory blocks according to the internal address signal, and also activates any one of the plurality of word lines in the selected memory block.
    ワード線制御回路は、内部アドレス信号に応じて、複数のメモリブロックのいずれかを選択するとともに、選択したメモリブロックにおける複数のワード線のいずれかを活性化させる。 - 特許庁
  • To more accurately judge the propriety of use of a physical block based on the position of a memory cell in which an error is caused and error correcting capability, in the case of controlling defect of a flash memory.
    フラッシュメモリの欠陥を管理するにあたって、エラーが発生したメモリセルの位置とエラー訂正能力とに基づいて、より正確に物理ブロックの使用可否を判断すること。 - 特許庁
  • After data stored in the memory cells 1 is reset to "0", an analog current Iin proportional to the analog voltage Vin is shunted to (2^n-1) bit lines BL of each memory block MB(2^n-1).
    メモリセル１の記憶データを「０」にリセットした後に、アナログ電圧Ｖｉｎに比例するアナログ電流Ｉｉｎを、各メモリブロックＭＢ（２^ｎ−１）の（２^ｎ−１）本のビット線ＢＬに分流させる。 - 特許庁
  • Complementary second global bit lines (GBL, /GBL) for transmitting the data of a memory cell MC, read out through complementary bit lines (BL, /BL), are disposed above a memory cell array (BLock).
    相補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメモリセルＭＣのデータを伝達する相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏｃｋ）の上部に配置する。 - 特許庁
  • A memory transistor MTL for lock bit holding information whether a memory block 20-1 can be erased and rewritten or not is provided at the same column as dummy cells MD-1 to MD-3.
    メモリブロック２０−１を消去書換可能とするか否かの情報を保持するロックビット用メモリトランジスタＭＴＬはダミーセルＭＤ−１〜ＭＤ−３と同一の列に設けられる。 - 特許庁
  • A data memory cell block 1 is provided with 4,000 strings having memory cells M1 to M4 in which 4 threshold values are written, and data bit lines BL1 to BL4000 connected to the strings.
    データメモリセルブロック１には、４値のしきい値が書き込まれるメモリセルＭ１〜Ｍ４をもつ４０００本のストリングと、該各ストリングに接続されたデータビット線ＢＬ１〜ＢＬ４０００を設ける。 - 特許庁
  • In a second memory block MB1 adjacent to the MB0, addresses n to 2n-1 are assigned to the first bits of the memory cell MC respectively, and addresses 0 to n-1 are assigned to the second bits.
    ＭＢ０に隣接する第２メモリブロックＭＢ１において、メモリセルＭＣの第１ビットにはそれぞれｎ〜２ｎ−１のアドレスを、第２ビットには０〜ｎ−１のアドレスを割り当てる。 - 特許庁
  • A compression/extension block 9 of the controller receives data which a host system 4 is going to store in the flash memory 2, and performs lossless compression to the received data and stores it in the flash memory 2.
    コントローラの圧縮伸長ブロック９は、ホストシステム４がフラッシュメモリ２に格納しようとするデータを受け取り、受け取ったデータにロスレス圧縮を施してフラッシュメモリ２に格納する。 - 特許庁
  • To provide a nonvolatile memory apparatus in which defective block data whose data reliability is high can be written with a simple protocol in the nonvolatile semiconductor memory apparatus of multivalued storage.
    多値記憶の不揮発性半導体記憶装置において、データ信頼性の高い不良ブロックデータを、簡単な手順で書き込み可能な不揮発性半導体記憶装置を提供する。 - 特許庁
  • Since erasure operation is performed with a block unit en bloc in a flash memory or the like, an over-erasure state of a memory transistor caused by dispersion of threshold voltage is caused.
    フラッシュメモリなどでは、ブロック単位などで一括して消去動作を行うことから、しきい値電圧のばらつきに起因して過剰消去状態のメモリトランジスタが発生する。 - 特許庁
  • As a result of the evaluation, the data judged lowest in sequrity is transferred to a memory medium such as a flash memory, which is provided externally for an encipherment processing block 163.
    その評価の結果、一番安全度が低いと判断されたデータが、暗号化処理ブロック１６３に対して外部に備えられているフラッシュメモリなどの記憶媒体に移される。 - 特許庁
  • A video decoder 10 is provided with a memory update control means 19 that stops updating of a prediction frame memory when a macro block(MB) during decoding is a skipped MB consecutively for two frames.
    復号化中のマクロブロック（ＭＢ）が２フレーム連続してスキップドＭＢの時には予測フレームメモリの更新を停止させるメモリ更新制御手段１９を、ビデオ復号器１０に設ける。 - 特許庁
  • A reference memory cell block 2 is provided with 4 strings having memory cells of 4 different thresholds, and reference bitl lines REF1 to REF4 connected to the strings.
    参照メモリセルブロック２には、異なった４種のしきい値のメモリセルを個々に有する４本のストリングと、各ストリングの個々に接続された参照ビット線ＲＥＦ１〜ＲＥＦ４を設ける。 - 特許庁
  • A code memory unit 15 stores CRC code data for determination by processing a predefined code process for each data block 20 to be stored in the data memory unit 14.
    コード記憶部１５には、データ記憶部１４に記憶すべきデータブロック２０毎に予め定める符合化処理を施すことによって得られる判定用ＣＲＣ符合データが記憶される。 - 特許庁
  • The program current is made to flow forward the second side from the first side so as to cross a bit line connected to the resistive memory cell in the first resistive memory cell block.
    前記プログラム電流は前記第１抵抗型メモリセルブロック内の抵抗型メモリセルに接続されたビットラインを横切るように前記第１側部から前記第２側部に向けて流れる。 - 特許庁
  • Image data are stored in a large capacity low-speed memory 10, and read out by block unit in accordance with addresses generated from an address generator 12 to be stored in a small amount high-speed memory 14.
    画像データは大容量低速メモリ１０に格納され、アドレス生成部１２で生成されたアドレスに従ってブロック単位で読み出され小容量高速メモリ１４に格納される。 - 特許庁
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