「memory block」を含む例文一覧(2320)
＜前へ 1 2 .... 14 15 16 17 18 19 20 21 22 .... 46 47 次へ＞- To enable realizing block erasure by cutting off a memory cell current of a defective bit line after redundancy replacing and suppressing reduction of a source line potential in block erasure.
冗長置き換え後の不良ビット線下のメモリセル電流をカットオフすることにより、ブロック消去時のソース線電位の低下を抑制し、ブロック消去を実現可能とする。 - 特許庁 - A reception processing section 1F sets a node number to receive each block of the common memory, and receives transmission data from the node having the above node number in the block concerned.
受信処理部１Ｆは、コモンメモリ上の各ブロックを、どのノード番号から受信するかを設定し、当該ノード番号をもつノードからの送信データを当該ブロックに受信する。 - 特許庁 - In the block memory B24 storing the edge decision signal, block 2 consisting of some one point (a remarked pixel 2) of the image data and a plurality of neighboring pixels is set.
また、エッジ判定信号が格納されたブロックメモリＢ２４では、画像データのある１点（注目画素２）とその近傍の複数の画素からなるブロック２が設定される。 - 特許庁 - A driving block sequence showing an optimum driving block sequence of a manufactured recording head IJH is stored in a nonvolatile memory 107 in the recording head when the recording head is shipped from a factory.
記録ヘッドＩＪＨ内の不揮発メモリ１０７に、工場出荷時に製造した記録ヘッドの最適な駆動ブロック順序を示す駆動ブロック順を記憶しておく。 - 特許庁 - An off-track detection unit 62 monitors tracking servo signals from a servo circuit and registers position information on an off-track block in an off-track occurrence block memory 63 if occurrence of off-track is detected.
トラックオフ検出部６２は、サーボ回路からのトラッキングサーボ信号を監視して、トラック外れが発生したことを検出して、トラックオフ発生ブロック記憶部６３に登録する。 - 特許庁 - The prepared design data by block is verified that constraint requirements for preparing a CPU macro 100 are always met within the loadable range of a memory block.
作成されたブロック別設計データに関し、メモリブロックの搭載可能範囲内で、ＣＰＵマクロ１００を作成するための制約条件が常に満たされることを検証する。 - 特許庁 - In a memory cell S of a block B3, the data input buffer 13 and inverters TF1, TF2 of the block B1, B2 are functioned as a buffer for write-in and data are written.
ブロックＢ３のメモリセルＳには、データ入力バッファ１３、ブロックＢ１，Ｂ２のインバータＴＦ１，ＴＦ２がデータ書き込み用バッファとして機能してデータが書き込まれる。 - 特許庁 - The PDF rendering process of the printer accesses the database to obtain the next memory location of the data block of PDF, which is required for rendering, and retrieves the data block for processing.
プリンタのＰＤＦレンダリング処理は、レンダリングのために次に必要なるＰＤＦのデータブロックの記憶場所を得るために、データベースにアクセスし、処理のためにデータブロックを読み出す。 - 特許庁 - A storage circuit 71 stores an address of a block when a failure occurs when the erasure circuit erases data from the prescribed block of the memory cell array by the erasure circuit.
記憶回路７１は、消去回路によるメモリセルアレイの所定のブロックに対するデータの消去動作時に不良が発生した場合、ブロックのアドレスを記憶する。 - 特許庁 - To the macro block pair p selected by the MB_P selection circuit 61, the motion compensation data MCD of adjacent macro block pairs a, b, c and d are read out from a memory 62.
ＭＢ＿Ｐ選択回路６１が選択したマクロブロックペアｐに対して、隣接するマクロブロックペアａ，ｂ，ｃ，ｄの動き補償データＭＣＤをメモリ６２から読み出す。 - 特許庁 - The set associative type cache memory device equipped with a memory cell part which holds data and tags, an LRU memory part representing reference history information on cache blocks, and a circuit which makes a hit/miss decision has an instruction for changing the LRU of a corresponding cache block to the block which was referred to in the remote past.
データとタグを保持するメモリセル部と、キャッシュブロックの参照履歴情報を表すＬＲＵメモリ部と、ヒット／ミスを判定する回路を具備するセットアソシアティブ方式のキャッシュメモリ装置において、該当キャッシュブロックのＬＲＵを最も遠い昔に参照したブロックに変更する命令を備える。 - 特許庁 - The first memory array block consists of mask ROM cells to be programmed with predetermined data during a semiconductor manufacturing process, and the second memory array block consists of (EEPROM) cells or flash memory cells to be programmed or erased with predetermined data after the semiconductor manufacturing process.
第１群のメモリアレイブロックは半導体製造工程中に所定データでプログラムされるマスクＲＯＭセルで構成され、第２群のメモリアレイブロックは半導体製造工程後に所定データでプログラムされるか、または消去されるＥＥＰＲＯＭセルまたはフラッシュメモリセルで構成される。 - 特許庁 - Data in a cache memory 220 corresponding to backup data having been erased from a flash memory 230 before the erasure is interrupted are read-transferred (backed up again) from the next block of a final block in the flash memory 230 that stores the backup data not erased by the erasure.
そして、イレースが中断されるまでの間にフラッシュメモリ２３０から消去されたバックアップデータに対応するキャッシュメモリ２２０内のデータを、イレースにより消去されなかったバックアップデータが書き込まれているフラッシュメモリ２３０内の最終ブロックの次ブロックからリード転送（再バックアップ）する。 - 特許庁 - A semiconductor memory is provided with a memory cell array A 140, a block selector group A 145, a memory cell array B 150, a block selector group B 155, boosting circuits 120A, 120B, lines 130A, 130B to be boosted, and a boosting control circuit 110 controlling the boosting circuits 120A, 120B.
本発明の半導体記憶装置は、メモリセルアレイＡ１４０と、ブロックセレクタ群Ａ１４５と、メモリセルアレイＢ１５０と、ブロックセレクタ群Ｂ１５５と、昇圧回路１２０Ａ、１２０Ｂと、被昇圧ライン１３０Ａ、１３０Ｂと、昇圧回路１２０Ａ、１２０Ｂを制御する昇圧制御回路１１０と、を備えている。 - 特許庁 - A memory control unit 33 divides the image stored in an image memory 17 into block units determined by a matrix selection 31, and the relative position between adjacent blocks is displaced so that the inclination of the image can be corrected for rearranging each block on the image memory 17.
メモリ制御部３３は、画像メモリ１７に格納された画像をマトリックス選択部３１の決定したブロック単位に分割すると共に、画像の傾きが補正されるように隣り合うブロック同士の相対位置をずらしながら各ブロックを画像メモリ１７上に再配置する。 - 特許庁 - To solve the problem that a memory block of a group including information to be frequently updated reaches rewriting lifetime early when it is impossible to change the number of preliminary blocks prepared in advance inside a semiconductor memory card or when the memory block is divided into a plurality of groups so as to be alternately processed, .
半導体メモリカードの内部に予め用意された予備ブロックの数が変更できない場合や、メモリブロックが複数のグループに分かれて交替処理される場合に、頻繁に更新する情報を含むグループのメモリブロックが、書換寿命に早く到達してしまう点。 - 特許庁 - Even when interruption of a power source is caused when erasing some memory block and a security flag of one memory block is rewritten, as security flags stored in residual two memory blocks keep the original value, such trouble can be prevented that unexpected prohibition setting is made valid.
あるメモリブロックの消去中に電源瞬断等が発生して１つのメモリブロックのセキュリティフラグが書き換わった場合でも、残り２つのメモリブロックに格納されているセキュリティフラグは元の値を維持しているため、意図しない禁止設定が有効になる不具合の発生を防ぐことができる。 - 特許庁 - The two blocks of the memory are linked, and the most significant address bits in address decoders 1040-1042 of the blocks of the selected addresses are masked for a memory block 1035 so that it is possible to form the single merged block of the memory in which the both arbitrating circuits operate in a lock step.
メモリの２つのブロックがリンクされて、メモリブロック１０３５に対して選択されたアドレスのブロックのアドレス復号器１０４０〜１０４２内の最上位アドレスビットをマスキングすることにより両方の調停回路がロックステップで動作するメモリの単一の併合されたブロックを形成できる。 - 特許庁 - A word selecting signal input buffer 2, a block selecting signal input buffer 3, and a digit selecting signal input buffer 4 are provided on a semiconductor chip 1, the device has decoders 5-7 decoding each signal, drivers 8-10 of each output signal of decoders, a memory block BL storing information, and a gate circuit G selecting a column of a memory cell in a memory block.
半導体チップ１上に、ワード選択信号入力バッファ２、ブロック選択信号入力バッファ３、デジット選択信号入力バッファ４があり、それらの各信号をデコードするデコーダ５〜７と、デコーダの各出力信号のドライバ８〜１０と、情報を記憶するメモリブロックＢＬと、メモリブロック内のメモリセルの列を選択するゲート回路Ｇが有る。 - 特許庁 - To provide a flash memory control device that can inherit existing firmware resources without any modifications to an interface with firmware connected to the flash memory control device even when the internal block and page configurations of flash memory are changed with a memory capacity expansion.
メモリ容量拡大に伴うフラッシュメモリ内部のブロック構成やページ構成変更時にも、フラッシュメモリ制御装置と接続するファームウェアとのインターフェースを変更せず、既存ファームウェア資源を継承可能なフラッシュメモリ制御装置を提供する。 - 特許庁 - In the case of generating an address when a memory is accessed, an address conversion table is arranged, in addition to a block counter, block data stored in a discontinuous area being studded on the memory can be processed continuously and easily by converting a continuous value obtained from the block counter to an arbitrary block address set in an address conversion table.
本発明は、メモリにアクセスする際のアドレス生成時に、ブロックカウンタに加えてアドレス変換テーブルを具備して、ブロックカウンタにより得られた連続的な値をアドレス変換テーブルに設定した任意のブロックアドレスに変換することで、メモリ上に点在した不連続なエリアに格納されたブロックデータに対して連続して処理することが容易となる。 - 特許庁 - When repair is performed by a spare cell of an adjacent memory block for a defective cell of a self-block as this invention, a memory test time can be shortened by matching the cell data topology, and the complexity of a test program can be reduced.
本発明のように自己ブロックの不良セルを隣接したメモリブロックのスペアセルでリペアーした場合セルデータトポロジーを合わせることでメモリテスト時間を短縮させることができテストプログラムの複雑度を減少させることができる。 - 特許庁 - A set of logical arithmetic circuits LC is provided between each pair bit lines BP of a memory block MB1 and each pair bit lines PB of a memory block MB2, and a logical selection signal line LS for simultaneously activating the logical arithmetic circuits is provided.
メモリブロックＭＢ１の各ペアビット線ＢＰと、メモリブロックＭＢ１の各ペアビット線ＢＰとの夫々の間に一組の論理演算回路ＬＣを設け、論理演算回路を同時に活性化する論理選択信号線ＬＳを設ける。 - 特許庁 - A plurality of first and second driver units provided corresponding respectively to one ends and the other ends of a plurality of digit lines included in each memory block are arranged for each memory block divided into N pieces of first stage to Nth stage.
第１段〜第Ｎ段のＮ個の分割されたメモリブロック毎に、各メモリブロックに含まれる複数のデジット線の一端および他端にそれぞれ対応して設けられる複数の第１および第２のドライバユニットを配置する。 - 特許庁 - The i-th power source switching circuit out of the first-Nth power source switching circuits SC1-SC4 switches whether or not to supply the applied voltage VPP to the i-th memory block based on the input data to the i-th memory block.
第１〜第Ｎの電源スイッチ回路ＳＣ１〜ＳＣ４のうちの第ｉの電源スイッチ回路は、第ｉのメモリーブロックへの入力データに基づいて、第ｉのメモリーブロックに印加電圧ＶＰＰを供給するか否かを切り替える。 - 特許庁 - To provide a NAND flash memory device and a method of programming the same which are capable of rising a boosting level of a channel by isolating each source line of a flash memory cell block and controlling the each source line per block.
フラッシュメモリセルブロックそれぞれのソースラインを分離し、それぞれのソースラインをブロック単位で制御することにより、チャンネルのブーストレベルを上昇させることが可能なＮＡＮＤフラッシュメモリ素子及びそのプログラム方法を提供する。 - 特許庁 - Or in one memory block, occurrence of a tunnel current is prevented or reduced by making such constitution of word lines and source lines that high voltage is not supplied to word lines in a memory block being non-selection at the time of write-in.
あるいは、１つのメモリブロックにおいて、書き込み時に非選択のメモリブロックではワード線に高電圧が供給されないようなワード線及びソース線の構成にして不所望なトンネル電流の発生を防止又は低減させる。 - 特許庁 - A resident area managing part 21b registers the abnormality occurrence block address in a cache memory part as a resident area and when receiving a writing instruction into the abnormality occurrence block address, the part 21b writes data only at a corresponding address in the cache memory part.
常駐領域管理部２１ｂは異常発生ブロックアドレスをキャッシュメモリ部に常駐領域として登録し、その異常発生ブロックアドレスへの書込み命令を受けると、キャッシュメモリ部の該当するアドレスにのみデータを書込む。 - 特許庁 - When a processor PRi performs write to the block of a shared state on a cache CMi, the update is reflected not only the cache CMi but also a memory MMi so that the latest block exists in the memory MMi as well.
プロセッサＰＲｉがキャッシュＣＭｉ上の共有状態にあるブロックに対して書き込みを行ったときに、その更新をキャッシュＣＭｉだけでなくメモリＭＭｉにも反映し、最新のブロックがメモリＭＭｉにも存在するようにする。 - 特許庁 - In a semiconductor memory comprising memory cell arrays having a plurality of blocks B1-Bm, each block comprises a plurality of rows of EEPROM cells CT, row line means W11, W12,..., addressing means 37, 38, and a block selecting means 39.
複数のブロックＢ1 〜Ｂm を有するメモリセルアレイを備えた半導体記憶装置において、各ブロックを、複数行のＥＥＰＲＯＭセルＣＴ、行線手段Ｗ11，Ｗ12，…、アドレス指定手段37，38及びブロック選択手段39で構成している。 - 特許庁 - When storing a piece of image data in main memory, in a case where an address on the main memory of the band descriptor BAD allotted to a band area including a first pixel of the block area is the band descriptor associating address, the block descriptor processing section executes processing on each of the plural block descriptors BLD to store the block descriptor BLD including a piece of information of the band descriptor-associated address in the main memory.
ブロックディスクリプタ処理部はメインメモリに画像データが格納される際に、ブロック領域の先頭の画素を含むバンド領域に割り当てられたバンドディスクリプタＢＡＤのメインメモリ上のアドレスをバンドディスクリプタ関係付けアドレスとした場合、バンドディスクリプタ関係付けアドレスの情報を含むブロックディスクリプタＢＬＤをメインメモリに格納する処理を、複数のブロックディスクリプタＢＬＤのそれぞれにおいて実行する。 - 特許庁 - A semiconductor memory device comprises a memory cell array 1 in which block is constituted of one or a plurality of memory cells being a unit of erasing data and which has a plurality of normal blocks BLK and a plurality of redundancy blocks RBLK, and a replacing circuit 7 replacing a defective block by the normal block when the number of defective blocks in the normal block BLK exceed the number of redundancy blocks RBLK.
半導体記憶装置は、データ消去の単位となる１或いは複数のメモリセルからブロックが構成され、且つ複数のノーマルブロックＢＬＫと、複数のリダンダンシーブロックＲＢＬＫとを有するメモリセルアレイ１と、前記ノーマルブロックＢＬＫ内の不良ブロックの数が前記リダンダンシーブロックＲＢＬＫの数を超えた場合に、前記不良ブロックを前記ノーマルブロックに置き換える置換回路７とを含む。 - 特許庁 - To minimize a deterioration in the performance of NAND memories and to perform management so as not to cause a useless memory block by individually making access even when there is even one defective block among a plurality of memory blocks in the case of accessing the plurality of memory blocks in parallel in a memory system having a function for accessing the plurality of memory blocks of a plurality of NAND memories in parallel.
複数のNANDメモリの複数のメモリブロックに対して並列にアクセスする機能を有するメモリシステムにおいて、複数のメモリブロックに対して並列にアクセスする際、複数のメモリブロックのうち１つでも不良ブロックがある場合でも、単独にアクセスすることにより、NANDメモリの性能の低下を最小限に抑制し、かつ、無駄なメモリブロックが発生しないように管理する。 - 特許庁 - The NAND cell block 1 of a memory cell array comprises NAND cells in which a plurality of memory cell transistors MC are connected in series between a bit line BL and a source line SL.
メモリセルアレイのＮＡＮＤセルブロック１は、複数のメモリセルトランジスタＭＣがビット線ＢＬとソース線ＳＬの間に直列接続されたＮＡＮＤセルにより構成される。 - 特許庁 - Next, collective transfer is performed from the shared memory SM to a transfer destination local memory LM by a block transfer instruction or a DMA of the processor 1a before reading transfer data.
次に、転送データの読み込みに先立って、プロセッサ１ａのブロック転送命令あるいはDMAで、共有メモリSMから転送先ローカルメモリLMにまとめて転送を行う。 - 特許庁 - To provide a flash memory controller and a flash memory inspection device for continuously evaluating and inspecting flash memories whose block and page structures are different.
ブロック、ページの構造が異なるフラッシュメモリを連続的に評価検査することを可能にしたフラッシュメモリ制御装置およびフラッシュメモリ検査装置を提供することを目的とする。 - 特許庁 - Memory cell arrays 152, 172 store a plurality of pixel data of each pixel block of first and second rows being a searching range in the arrangement of the memory cells corresponding to each word line.
メモリセルアレイ１５２，１７２には、各ワード線に対応したメモリセルの並びに、夫々探索範囲の第１、第２の行の各画素ブロックの複数の画素データを格納する。 - 特許庁 - Inside a first cache memory inside the first matching domain of the data processing system, a memory block is held in a storage position associated with an address tag and a matching state field.
データ処理システムの第１の整合ドメイン内の第１のキャッシュ・メモリ内において、アドレス・タグおよび整合状態フィールドに関連した記憶位置にメモリ・ブロックが保持される。 - 特許庁 - An electronic memory 2 is provided with blocks M1-MN respectively related to protection sequences P1-PN and determination units D1-DN for controlling access to a memory block.
電子メモリ（２）は、メモリ・ブロックへのアクセスを制御する保護シーケンス（Ｐ１からＰＮ）と決定ユニット（Ｄ１からＤＮ）とにそれぞれ関連づけられたブロック（Ｍ１からＭＮ）を含む。 - 特許庁 - A block that has been determined that the content varied more than a predetermined amount is transferred from a prediction frame memory 22 or 23 to a display frame memory 40 and is updated.
そして、所定量以上の内容変化があったと判定されたブロックを予測フレームメモリ２２または２３から表示用フレームメモリ４０に転送して更新する。 - 特許庁 - When the writing data size instructed from the host processor 21 is that except for one sector size, writing data is stored in a flash memory chip 14 where the memory block size is four sectors.
ホスト処理装置２１から指示される書き込みのデータサイズが、１セクタサイズ以外の場合、書き込みデータを、メモリブロックサイズが４セクタであるフラッシュメモリチップ１４に格納する。 - 特許庁 - A test processor 1 of the memory testing device is capable of simultaneously writing, reading, or erasing a test signal for each memory block with respect to a plurality of devices (DUT) to be tested.
メモリ試験装置のテストプロセッサ１は、複数の被試験デバイス（ＤＵＴ）に対して同時に、メモリブロック単位で試験信号を書き込み、読み出し、あるいは消去が可能である。 - 特許庁 - The semiconductor memory device includes an error correction code block (ECC 11) for performing error correction encoding for the user data to generate parity data, and a memory for storing the user data and the parity data.
半導体メモリ装置は、使用者データをエラー訂正エンコーディングしてパリティデータを生成するエラー訂正コードブロックと、使用者データと、パリティデータを貯蔵するメモリを含む。 - 特許庁 - A memory cell in which threshold voltage in the non-selection block BLOCK1 is low state is turned on, and a channel layer formed on the memory cell being turned on is made reference voltage 0 V.
上記非選択ブロックBLOCK1内のしきい値電圧が低い状態のメモリセルがオンして、そのオンしたメモリセルに形成されたチャネル層が基準電圧０Ｖとなるようにする。 - 特許庁 - The memory type program block 22 stores the characteristic value of the external memory that a user has programmed, in response to an ALE program register enable signal and a wait program register enable signal.
メモリタイププログラムブロック２２はＡＬＥプログラムレジスタイネーブル信号とＷＡＩＴプログラムレジスタイネーブル信号に応答して使用者がプログラムした外部メモリの特性値を記憶する。 - 特許庁 - A color conversion circuit 14 sequentially takes out RGB picture information for one macro block on the buffer memory 12, convert them into luminance color difference information and stores them in a buffer memory 16.
色変換回路１４は、バッファ・メモリ１２上の１マクロブロック分のＲＧＢ画像情報を順に取り出し、輝度色差情報に変換して、バッファ・メモリ１６に格納する。 - 特許庁 - To provide a nonvolatile semiconductor memory device which can store a defective block address with a smaller memory capacity compared with a conventional technology, and its self-test method.
不良ブロックアドレスを、従来技術に比較して少ない記憶容量で記憶することができる不揮発性半導体記憶装置とその自己テスト方法を提供する。 - 特許庁 - To provide an integrated circuit apparatus including a memory cell array block in which power consumption at the time of erasing operation can be lightened, and memory resources can be utilized effectively.
消去動作時の消費電力を軽減することができ、かつ、メモリ資源を有効に活用することが可能なメモリセルアレイブロックを含んだ集積回路装置を提供する。 - 特許庁 - To provide a flash memory element and an erasing method of a flash memory cell using the same which allow the erasing of a cell block unit and a page unit to be performed.
セルブロック単位の消去及びページ単位の消去を行うことが可能なフラッシュメモリ素子及びこれを用いたフラッシュメモリセルの消去方法を提供する。 - 特許庁 - Since the decoding of the encoded data is performed on a block basis, the program load of encoding and decoding is reduced, and the memory quantity of a work memory used for this processing can be minimized.
この符号化データの復号は、ブロック単位で行われるため、符号化や復号化のプログラム負担が軽減され、この処理に使用するワークメモリのメモリ量は少なくて済む。 - 特許庁
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