「memory block」を含む例文一覧(2320)
＜前へ 1 2 .... 12 13 14 15 16 17 18 19 20 .... 46 47 次へ＞- Access to a first memory part 12 is carried out by referring to an address conversion table to be stored in a second memory part 13 to avoid access to a defective block.
第１のメモリ部１２へのアクセスは、第２のメモリ部１３に格納されるアドレス変換テーブルを参照して行われ、不良ブロックへのアクセスが回避される。 - 特許庁 - In each frame, a reading request of the block with the first resolution which becomes necessary in drawing of the next frame and which does not exist on the main memory is performed from an external storage device to the main memory, and a backup block corresponding to the requested block with the first resolution is read from the external storage device to the main memory by giving priority over the block with the first resolution.
各フレームにおいて、次フレームの描画において必要となる第１の解像度のブロックで主メモリ上に存在しないブロックを外部記憶装置から主メモリに読み込み要求すると共に、要求された第１の解像度のブロックに対応するバックアップブロックを当該第１の解像度のブロックに優先させて外部記憶装置から主メモリに読み込む。 - 特許庁 - The memory controller is provided with an access control means controlling access to the flash memory and a signal output means outputting a writing data signal for diagnosing the operation of the flash memory or the quality of the block to a data bus of the flash memory.
フラッシュメモリに対するアクセスを制御するアクセス制御手段と、フラッシュメモリのデータバスに、フラッシュメモリの動作若しくはブロックの良否を診断するための書込みデータ信号を出力する信号出力手段を備える。 - 特許庁 - The block B includes the memory PHY, and a signal level holding cell provided between the memory controller and the memory PHY, for fixing an output signal from the memory controller to a predetermined level during the power-saving mode.
ブロックＢには、メモリーＰＨＹと、前記メモリーコントローラー及び前記メモリーＰＨＹの間に設けられ、省電力モード中に前記メモリーコントローラーからの出力信号を所定のレベルに固定する信号レベル保持セルが含まれる。 - 特許庁 - The memory block is set to ensure an offset between the writing start position via the D1-I/F 44b and the writing start position via the buffer circuits 64 and 66 so that overwrite is not performed in the memory block.
このとき，Ｄ１−Ｉ／Ｆ４４ｂ経由の書き込み開始位置と，バッファ回路６４，６６経由の書き込み開始位置との間にオフセットを確保するようにメモリブロックを設定し，メモリブロック内で上書きをしないようにする。 - 特許庁 - To provide a test device for a semiconductor memory in which a test time can be shortened by interrupting logical comparison after the block when a defect is detected once in a noticing block, in a memory to be tested.
本発明は、被試験メモリにおいて、注目ブロックで一度不良が検出されたら、以後そのブロックで論理比較を行なわないことにより試験時間の短縮が可能な半導体メモリ試験装置を提供する。 - 特許庁 - A block isolate/select transistor ST is provided between two concatenate memory transistors MC15 and MC16 in the NAND cell and the NAND cell block 1 is divided into two memory cell units MU0, MU1.
ＮＡＮＤセルのなかの連接する二つのメモリトランジスタＭＣ１５とＭＣ１６の間には、ブロック分離選択トランジスタＳＴが設けられて、ＮＡＮＤセルブロック１が二つのメモリセルユニットＭＵ０，ＭＵ１に分割されている。 - 特許庁 - To provide a semiconductor storage device, which simply makes only the malfunctioning block to be non-selective, when the malfunctioning block is included in the plurality of memory blocks, and which can execute a prescribed test operation for the plurality of memory blocks.
複数のメモリブロックの中に不良ブロックが含まれる場合に、その不良ブロックだけを簡易的に非選択にして、複数のメモリブロックに対して所定のテスト動作を実行可能な半導体記憶装置を提供する。 - 特許庁 - In this MRAM, a DL driver 10 for a memory block MB1 is configured with transistors 20 and 21, a size of an access transistor 19 in a memory block MB2 is adjusted, and the driver transistor 21 is arranged in an open area.
このＭＲＡＭでは、メモリブロックＭＢ１用のＤＬドライバ１０をトランジスタ２０，２１で構成し、メモリブロックＭＢ２内のアクセストランジスタ１９のサイズを適正化し、空いた領域にドライバトランジスタ２１を配置する。 - 特許庁 - The scanning circuit 7 has an input side scanning FF group 9A outputting the data to the memory block 10, and the scanning circuit 8 has an output side scanning FF group 9B receiving the data from the memory block 10.
スキャン回路７は、メモリブロック１０へデータを出力可能な入力側スキャンＦＦ群９Ａを有し、スキャン回路８は、メモリブロック１０からデータを受け取り可能な出力側スキャンＦＦ群９Ｂを有する。 - 特許庁 - The data management apparatus copies data stored in a physical block to which a predetermined data operation is performed to an internal memory, performs the predetermined data operation on the internal memory, and transfers the data to the physical block.
所定のデータ演算を行おうとする物理ブロックに存在するデータを前記内部メモリにコピーし、前記内部メモリで所定のデータ演算を行って前記物理ブロックに移動させるフラッシュメモリのデータ管理装置。 - 特許庁 - A control circuit executes writing of the same data simultaneously for a first memory cell connected to a first bit line of the first block and a second memory cell connected to the first bit line of the second block.
制御回路は、第１のブロックの第１のビット線に接続された第１のメモリセル、および、第２のブロックの第１のビット線に接続された第２のメモリセルに対して、同時に同じデータの書き込み動作を実行する。 - 特許庁 - The scanning circuit 7 has an input-side scanning FF group 9A, capable of inputting and outputting a data to/from the memory block 10, and the scanning circuit 8 has an output-side scanning FF group 9B, capable of receiving the data from the memory block 10.
スキャン回路７は、メモリブロック１０へデータを出力可能な入力側スキャンＦＦ群９Ａを有し、スキャン回路８は、メモリブロック１０からデータを受け取り可能な出力側スキャンＦＦ群９Ｂを有する。 - 特許庁 - Image data stored in an image memory 13 is written to a prescribed area of a buffer memory by block units, and the image data of each block is turned in the same direction as a direction in which a user wants to turn the entire image to be read.
画像メモリ１３に格納された画像データをブロック単位で、バッファメモリの所定領域に書き込み、各ブロックごとの画像データを、画像全体を回転させたい方向と同一の方向に回転させて読み出す。 - 特許庁 - At the time of moving contents from a flash memory 61-1 to a contents database 114, a utilization condition managing program updates a variable seq1, which is stored in the 0th-order defect block of a medium defect list in the flash memory 61-1, into new value seq2.
フラッシュメモリ６１−１からコンテンツデータベース１１４にコンテンツを移動するとき、利用条件管理プログラムは、フラッシュメモリ６１−１のmedia defect listの０番目のdefect blockに記憶されている変数seq１を、新たな値seq２に更新する。 - 特許庁 - To provide a memory circuit which can perform read-out even when 2n+1 is the maximum address of a memory in combination of 2n+1 and 2n+2, in a memory which is divided into an even numbered address block 201 and an odd numbered address block 202 and which can read out continuous two words in parallel.
偶数アドレスブロック２０１と奇数アドレスブロック２０２に分かれ、連続する２ワードを並列に読み出すことが可能なメモリにおいて、２ｎ＋１、２ｎ＋２の組み合わせで２ｎ＋１がメモリの最大アドレスの場合も読み出しが可能なメモリ回路を提供する。 - 特許庁 - The apparatus collects garbage block of the nonvolatile memory according to the power state includes: the nonvolatile memory in which predetermined data is stored; and a power managing unit which collects a physical block allocated to the nonvolatile memory based on the power state of the portable device.
電源状態に応じて不揮発性メモリのブロック回収を行う装置は、所定のデータが格納される不揮発性メモリと、前記不揮発性メモリに割り当てられた物理ブロックを携帯用装置の電源状態に基づいて回収する電源管理部とを含む。 - 特許庁 - The phase change memory device is provided with a memory cell block, a plurality of global bit lines, and bit line selection circuits connecting alternately a plurality of local bit lines to corresponding global bit lines out of the plurality of global bit lines at the upper end and the lower end of the memory cell block.
相変化メモリ装置は、メモリセルブロック、複数本のグローバルビットライン、及びメモリセルブロックの上端及び下端で複数本のローカルビットラインを複数本のグローバルビットラインのうち対応するグローバルビットラインに交互に連結させるビットライン選択回路を備える。 - 特許庁 - A memory block optimization information generating part 34 inputs conflict information 16 to indicate the conflict state of symbols, memory block information to indicate area addresses of the respective memory blocks determined by a processor and symbol information 13 to indicate addresses of the respective symbols in a section.
メモリブロック最適化情報生成部３４は、シンボルのコンフリクト状態を示すコンフリクト情報１６、プロセッサによって定められた各メモリブロックの領域アドレスを示すメモリブロック情報、および各シンボルのセクションにおけるアドレスを示すシンボル情報１３を入力する。 - 特許庁 - A control circuit performs erasing operation on a selected cell unit in a selected memory block for discharging electric charge accumulated in a first memory transistor, and is not allowed to perform erasing operation on an unselected cell unit in the selected memory block.
制御回路は、選択メモリブロック内の選択セルユニットに対して第１メモリトランジスタに蓄積された電荷を放出する消去動作を実行する一方、選択メモリブロック内の非選択セルユニットに対して消去動作を禁止するように構成されている。 - 特許庁 - To provide a dead lock detecting method for surely detecting a memory block aquiring state and dead lock other than the memory block aquiring state, and for reducing memory use quantity, and for reducing a load to be imposed on a CPU.
本発明の課題は、メモリブロック獲得状態及びメモリブロック獲得状態以外のデッドロックを確実に検出することができ、メモリ使用量を低減させ且つＣＰＵに与える負荷を軽減せしめるデッドロック検出方法を提供することを目的とする。 - 特許庁 - Furthermore, the logging system is provided with a memory block in the non-volatile memory, and log data are written in both the memory block and the external recording medium, and log data are compared and checked at a restart after the power source interruption, so that it is possible to maintain the matching of the log data and to improve reliability.
さらに、不揮発性メモリ内部にメモリブロックを設け、メモリブロックと外部記録メディアの両方にログデータを書きこみ、電源遮断後の再起動時にログデータを比較チェックすることで、ログデータの整合性を保ち信頼性向上を実現する。 - 特許庁 - An encoder for encoding symbols of data with the use of a computing device having memory constraints loads a source block into memory of the computing device, performs an intermediate transformation of less than all of the source block, replaces a part of the source block with intermediate results in the memory, and then completes the transformation such that output symbols stored in the memory form a set of encoded symbols.
メモリ制約を有するコンピューティングデバイスを使用してデータのシンボルを符号化する符号化器において、コンピューティングデバイスのメモリにソースブロックをロードし、ソースブロックのすべてよりは少ない中間変換を実行し、メモリ内でソースブロックの一部を中間結果に置換し、メモリに記憶された出力シンボルが符号化されたシンボルの組を形成するように変換を完了する。 - 特許庁 - When abnormality is detected in a memory block of the semiconductor memory 121, a retry request is transmitted to an image recording and reproducing apparatus 11 of an active system, and image material data reproduced from the apparatus 11 is recorded in a different memory block of the semiconductor memory 121.
そして、半導体メモリ１２１のメモリブロックに異常が検出された場合に、現用系の映像記録再生装置１１に対しリトライ要求を送出し、再度映像記録再生装置１１から再生される映像素材データを前回とは異なる半導体メモリ１２１のメモリブロックに記録するようにしている。 - 特許庁 - A system control part 11 refers to the memory management table 40, stores the divided and compressed image data of each block in the memory region registered in the memory management table, and registers image storage information indicating which block of the image data is stored in which memory region in an image management table 50.
システム制御部１１は、分割され圧縮された各ブロックの画像データを、メモリ管理テーブル４０を参照してこれに登録されているメモリ領域に格納すると共に、どのメモリ領域に、どのブロックの画像データを格納したかを示す画像格納情報を画像管理テーブル５０に登録する。 - 特許庁 - A method of reading a memory system including a flash memory reads a main page of the flash memory, increments the number of read-out cycles, copies data of a memory block including a main page into another block when the number of read-out cycles to the main page exceeds a reference number of cycles.
本発明によるメモリシステムの読み出し方法は、フラッシュメモリを含むメモリシステムの読み出し方法であって、前記フラッシュメモリのメインページを読み出し、前記メインページの読み出し回数を増加させ、前記読み出し回数が基準値より大きい場合、前記メインページを含むブロックのデータを他のブロックにコピーバックする。 - 特許庁 - The detector circuits 6b detect the storing states of the memory circuits, and output the data stored in the elements in the block when the memory circuits store the data of the first logical levels, but output a certain constant value without depending on the data in the memory elements in the block when the memory circuits store the data of the second logical levels.
検出回路６ｂは、記憶回路の記憶状態を検出し、記憶回路が前記第１の論理レベルを記憶している場合、ブロック内の記憶素子のデータを出力し、記憶回路が前記第２の論理レベルを記憶している場合、ブロック内の記憶素子のデータによらず一定の値を出力する。 - 特許庁 - A block processing deciding section 203 determines whether motion vector search processing is to be performed by the MV search processing section 204 or the motion vector search result of the second block referred to from the block attribute/MV search result storage memory 202 is to be used on the basis of the attributes of the first block and the second block detected by the block attribute detecting section 201.
ブロック処理判定部２０３は、ブロック属性検出部２０１が検出した第１のブロックの属性及び第２のブロックの属性に基づき、ＭＶ探索処理部２０４により動きベクトル探索処理を行うか、ブロック属性・ＭＶ探索結果記憶メモリ２０２より参照する第２のブロックの動きベクトル探索結果を用いるかを決定する。 - 特許庁 - A nonvolatile-memory management apparatus includes the nonvolatile memory that has a first block and a second block having at least one physical page, and an operation unit that determines the type of operation to merge the first block and the second block according to the result of discrimination whether or not logical page offsets recorded in consecutive physical pages of the first block increases in steps and in repeating order.
少なくとも１つの物理ページを含む第１ブロック及び第２ブロックを含む不揮発性メモリ、及び前記第１ブロックで連続した物理ページに記録されている論理ページのオフセットが順次的に増加しつつ循環するかを判別した結果に応じて、前記第１ブロック及び前記第２ブロックの併合のための演算種類を決定する演算部を含む。 - 特許庁 - This semiconductor memory device is provided with a memory cell array having a plurality of cell array blocks each constituted of a plurality of memory cells, and a memory plane setting part for dynamically dividing the memory cell array into a plurality of memory planes each having one or more cell array block and having independent data access operation modes.
半導体メモリ装置において、複数のメモリセルからなるセルアレイブロックを複数個有するメモリセルアレイと、印加される命令に応じて前記メモリセルアレイを、それぞれ一つ以上のセルアレイブロックからなりそれぞれ独立的なデータアクセス動作モードを有する複数のメモリプレーンに動作的に分割するためのメモリプレーン設定部と、を備える。 - 特許庁 - The data transmission means locks the shared memory, retrieves the memory block of STATE 'transmittable', sets it as STATE 'during transmission', unlocks the shared memory, and sets it as STATE 'receivable' in time of data transmission completion.
データ送信手段は、共有メモリをロックし、ＳＴＡＴＥ“送信可”のメモリブロックを検索して、ＳＴＡＴＥ“送信中”とし、共有メモリをアンロックし、データ送信終了時にＳＴＡＴＥ“受信可”とする。 - 特許庁 - The data reception means locks the shared memory, retrieves the memory block of STATE 'receivable', sets it as STATE 'during reception', unlocks the shared memory, and sets it as STATE 'transmittable' in time of data reception completion.
データ受信手段は、共有メモリをロックし、ＳＴＡＴＥ“受信可”のメモリブロックを検索して、ＳＴＡＴＥ“受信中”とし、共有メモリをアンロックし、データ受信終了時にＳＴＡＴＥ“送信可”とする。 - 特許庁 - To provide a memory capable of suppressing the loss of data due to disturbance by suppressing the accumulation of the disturbance in a memory cell included in a memory cell block to which an access operation is intensively performed.
アクセス動作が集中的に行われたメモリセルブロックに含まれるメモリセルにディスターブが累積するのを抑制することにより、ディスターブによるデータの消失を抑制することが可能なメモリを提供する。 - 特許庁 - A memory management device is constructed of a limited memory allowed to erase and rewrite the data only by a block unit and a free memory consisting of a data maintaining area allowed to process the data freely.
メモリ管理装置は、ブロック単位でしかデータの消去や書換えを行うことができない制限メモリと、データを自由に加工することができるデータ保持領域からなる自由メモリとで構成される。 - 特許庁 - The macro-compatible common register block is provided externally to the plurality of memory macros and has macro-compatible common registers 15a-15d that supply memory macro operation specification signals CSa-CSd to the plurality of memory macros.
マクロ間共通レジスタブロックは、複数のメモリマクロの外部に設けられ、複数のメモリマクロにメモリマクロ動作規定信号ＣＳａ〜ＣＳｄを供給するマクロ間共通レジスタ１５ａ〜１５ｄを有する。 - 特許庁 - In intra prediction, pixel data for one horizontal line at a lower end of a decoded pixel block are stored in the line memory and updated for each pixel block, and pixel data for one vertical line at a right end of the decoded pixel block are stored in the MB memory and updated.
画面内予測を行う際には、画素ブロックごとに、復号化した画素ブロックの下端の水平方向１ライン分の画素データを前記ラインメモリに格納して更新するとともに、前記復号化した画素ブロックの右端の垂直方向１ライン分の画素データを前記ＭＢメモリに格納して更新する。 - 特許庁 - To provide a method of providing block state information in a semiconductor memory device including a flash memory to provide state information on an alternate block with which a user can replace a bad block so that the user can execute an operation to maintain the stability of data.
不良ブロックを代替できる代替ブロックの状態情報を提供することにより、使用者がデータに対する安定性を確保するための行為を行うことができるフラッシュメモリを具備する半導体メモリ装置におけるブロック状態情報提供方法を提供することにある。 - 特許庁 - A rewriting device stores the application program and a communication program (1) in a block B of a flash memory 4, stores a rewriting decision program and a communication program (2) in a block A of the flash memory 4, and rewrites decision data in the block B when the rewriting of the application program is completed.
アプリケーションプログラム及び通信プログラム（１）をフラッシュメモリ４のブロックＢに格納させる一方、書き換え判定プログラム及び通信プログラム（２）をフラッシュメモリ４のブロックＡに格納させ、アプリケーションプログラムの書き換え完了時に、判定データを前記ブロックＢに書き込ませる。 - 特許庁 - The flash memory device has an error correction circuit and a block management means, and after the remaining count of preliminary blocks reaches a threshold set for the block management means, the flash memory device corrects error data having bit errors, sends out the error-corrected data to a host, and refreshes a block in which the error has occurred.
フラッシュメモリデバイスにエラー訂正回路とブロック管理手段とを設け、予備ブロックの残数がブロック管理手段に設定された閾値に至った後は、ｂｉｔエラーのあったデータをエラー訂正してホストに送出するとともに、該エラーを生起したブロックをリフレッシュする。 - 特許庁 - In the DRAM 1, the gate insulating film (not shown in the figure) of each transistor in a memory cell array block 11 and an I/O circuit block (I/O circuit area) 13 constituting the memory cell area of the DRAM 1 is formed thicker in thickness than the gate insulating film of each transistor in the peripheral circuit block (peripheral circuit area) 12.
ＤＲＡＭ１において、メモリセル領域を構成するメモリセルアレイブロック１１およびＩ／Ｏ回路ブロック１３（Ｉ／Ｏ回路領域）の各トランジスタのゲート絶縁膜（図示せず）を、周辺回路ブロック１２（周辺回路領域）のトランジスタのゲート絶縁膜よりも厚く形成したものである。 - 特許庁 - Each of block processing sections 8-1 to 8-4 correspond to each block when the fail memory 4 is divided into plural blocks in according with blocks of the semiconductor memory, the number of defective addresses in a block corresponding to self-processing section are counted, when the number exceeds a threshold value, a test stop signal is outputted.
各ブロック処理部８−１〜８−４は、フェイルメモリ４を半導体メモリのブロックに応じて複数のブロックに分割した際の各ブロックに対応しており、自処理部と対応するブロック中の、不良アドレスの個数を計数し、その個数が閾値を超える場合には、試験停止信号を出力する。 - 特許庁 - When one macro block consists of 16×16 pixels (bytes) and macro blocks are stored in a frame memory consisting of a DRAM(dynamic random access memory) or the like, addresses are successively assigned in the ascending order, for example, addresses 0000 to 0255 are assigned to a first macro block and addresses 0256 to 0512 are assigned to a second macro block.
１マクロブロックが１６×１６ピクセル（byte）で構成され、そのマクロブロックをDRAMなどから構成されるフレームメモリに記憶させる際、第１マクロブロックは、アドレス００００乃至０２５５に、第２マクロブロックは、アドレス０２５６乃至０５１２といったふうに、順次、昇順にアドレスが割り振られ、記憶されていく。 - 特許庁 - While a processing result of the DCT block 200, namely, low resolution image data, are stored in a frame memory 90, the motion compensation (MC) block 60 with the up sample processing, performs the up sampling of the low resolution image data stored in the frame memory 90, outputs an image performed motion compensation to the addition block 70, and composes it.
ＤＣＴブロック２００の処理結果、すなわち、低解像度画像データをフレームメモリ９０に記憶させながら、アップサンプル処理付・ＭＣブロック６０がフレームメモリ９０に記憶された低解像度画像データをアップサンプルして動き補償した画像を加算ブロック７０に出力して合成する。 - 特許庁 - One of a pair of blocks of the flash memory 6 is used as a rotation block for use in normal data writing, and the other is used as a mirror block for writing the same data as the rotation block.
フラッシュメモリ６の対をなす２ブロックのうちの一方を、通常のデータ書き込み時において用いるローテーションブロックとして使用し、もう一方を、ローテーションブロックと同じデータを書き込みミラーブロックとして使用する。 - 特許庁 - A logic circuit block 11 and a memory circuit block 12 are provided to a semiconductor chip 10, and a timing control circuit block 13 controlling the transmission timing of signals is provided to an interconnect line between the circuit blocks 11 and 12.
半導体チップ１０には、論理回路ブロック１１とメモリ回路ブロック１２とが形成され、これら回路ブロック間の配線には、信号の伝播タイミングを調整するタイミング調整回路ブロック１３が設けられている。 - 特許庁 - The block line is a group of blocks arranged in a horizontal scanning direction, and the bit position and the DC value are held only for the head block of the block line, thus reducing a memory region required for rotation processing.
ブロックラインとは、主走査方向に配列されたブロック群であり、このブロックラインの先頭ブロックについてのみ、ビット位置及びＤＣ値を保持することにより、回転処理に要するメモリ領域を削減する。 - 特許庁 - After a repeat block is designated by a block key 15 of a remote controller 9, a name to be imparted to video of the block is inputted by a character input key 16, and the name is registered on a memory 5 or a hard disk 7.
リモコン９の区間キー１５によりリピート区間を指定した後、当該区間の映像に付与する名前を文字入力キー１６により入力し、この名前をメモリ５またはハードディスク７に登録する。 - 特許庁 - The setting data downloaded from an external memory 14 is written in a corresponding function block 36, based on the writing indication.
書込指示により、外部メモリ１４からダウンロードされた設定データが対応する機能ブロック３６に書込まれる。 - 特許庁 - A blocking memory 121 segments a portion(block) of an input image, and supplies it to a feature value calculating part 122.
ブロック化メモリ１２１は、入力画像の一部（ブロック）を切り出して、特徴量算出部１２２に供給する。 - 特許庁 - In the failure analysis, the failure propagation route is followed up by comparing the output with the created memory block internal state output.
故障解析では、作成されたメモリブロック内部状態出力と比較して故障伝搬経路を追跡する。 - 特許庁
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