クロックドライバーの英語

このチャージポンプ回路は、第１のクロックドライバーＣＤＶ１の電源電圧を入力端子に印加される入力電圧ＶＩＮ１と異なる電圧ＶＩＮ２とし、第２のクロックドライバーＣＤＶ２の電源電圧を入力電圧ＶＩＮ１と異なる電圧ＶＩＮ３としたことを特徴としている。例文帳に追加

The charge pump circuit is designed to provide a power supply voltage of a first clock driver CDV1 eqaul to a voltage VIN2 different from an input voltage VIN1 applied on input terminal, and a power supply voltage of a second clock driver CDV2 equal to a voltage VIN3 different from an input voltage VIN1. - 特許庁

ディクソン型のチャージポンプ回路において、結合コンデンサＣ１〜Ｃ３にクロックパルスを供給するクロックドライバーＣＤ１，ＣＤ２に特徴を有するものである。例文帳に追加

A Dixon charge pump circuit features clock drivers CD1 and CD2 that supply coupling capacitors C1 to C3 with clock pulses. - 特許庁

チャージポンプ回路の起動時には、第２のクロックドライバーＣＤ２の電源として第１のダイオードＤ１を通して入力電圧ＶＤＤを供給する。例文帳に追加

At the time of starting the charge pump circuit, an input voltage VDD is supplied through a first diode D1 as the power supply of the second clock driver CD2. - 特許庁

クロック選択回路３０によって高い周波数のクロック信号CLKAが選択された場合にはクロックドライバー回路４０の能力を上げることによりクロック信号CLKAを各回路ブロックに高速に供給する。例文帳に追加

When a clock selection circuit 30 selects a clock signal CLKA of a high frequency, the clock signal CLKA is supplied at high speed to each circuit block by enhancing the performance of a clock driver circuit 40. - 特許庁

クロック選択回路３０により高い周波数のクロック信号CLKAから低い周波数のクロック信号CLKBに切り換えられた場合には、クロックドライバー回路４０のドライブ能力を下げることにより、消費電流を低減する。例文帳に追加

When the selection circuit 30 switches the clock signal CLKA of a high frequency to a clock signal CLKB of a low frequency, a consumption current is reduced by lowering the drive capability of the driver circuit 40. - 特許庁

すなわち、クロックドライバーＣＤ，ＣＤ２の出力が共振しない程度にクロックパルスＣＬＫ，ＣＬＫＢの立上がり時間／立下り時間を長くしたものである。例文帳に追加

More specifically, the rise time and fall time of clock pulses CLK and CLKB are lengthened to the extent that the outputs of the clock drivers CD1 and CD2 do not resonate. - 特許庁

クロックドライバー１から共通電源を有する複数の回路装置２に分配するクロック信号の位相を互いにずらして供給するとともに、前記複数の回路装置２の出力データの位相ずれを位相吸収マクロ３により吸収して出力する。例文帳に追加

This clock driver 1 supplies clock signals distributed to circuit devices 2 having a common power source while shifting their phases from one another and output data of the circuit devices 2 are outputted while a phase absorbing macro 3 absorbs their phase shifts. - 特許庁

クロック選択回路３０によって高い周波数のクロック信号CLKAが選択された場合には、周波数比較器４０の比較結果に応じてクロックドライバー回路５０の能力を上げることによりクロック信号CLKAを各回路ブロックに高速に供給する。例文帳に追加

When a clock selection circuit 30 selects a clock signal CLKA of a high frequency, the clock signal CLKA is supplied at high speed to each circuit block by enhancing the performance of a clock driver circuit 50 in accordance with comparison results of a frequency comparator 40. - 特許庁