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セルテスの英語
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「セルテス」を含む例文一覧
該当件数 : 11件
半導体記憶装置、および欠陥セルテスト方法例文帳に追加
SEMICONDUCTOR STORAGE DEVICE AND DEFECTIVE CELL TEST METHOD - 特許庁
半導体記憶装置、及びメモリセルテスト方法例文帳に追加
SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR TESTING MEMORY CELL - 特許庁
メモリセルテストシステム３０は、メモリセル部が形成された半導体装置に対し、メモリセルテストを行う。例文帳に追加
The memory cell test system 30 performs memory cell test for a semiconductor device in which a memory cell is formed. - 特許庁
セルテスト機能を具えた静電放電防護整合回路装置例文帳に追加
MATCHING CIRCUIT DEVICE WITH CELL TEST FUNCTION FOR PREVENTING STATIC DISCHARGE - 特許庁
本発明による半導体製造装置は、メモリセルテストシステム３０と素子配線形成装置５０とを具備する。例文帳に追加
A system for fabricating a semiconductor device includes a memory cell test system 30, and an element wiring forming apparatus 50. - 特許庁
素子配線形成装置５０は、メモリセルテストの結果に応じたパタンのヒューズ素子１１ａ〜１１ｆを半導体装置上に形成し、ヒューズ素子が形成された領域の上方の領域に素子又は配線を形成する。例文帳に追加
The element wiring forming apparatus 50 forms fuse elements 11a-11f in a pattern according to the results of memory cell test on the semiconductor device, and forms elements or wiring in a region above a region where the fuse elements are formed. - 特許庁
簡易な動作によりテスト対象ビットセルの書き込み及び読み出しテストを実行するビットセルテスト回路及び不良ビットセル検出方法を提供すること例文帳に追加
To provide a bit cell test circuit that conducts a write and a readout test of a bit cell to be tested through simple operation, and a method of detecting a defective bit cell. - 特許庁
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「セルテス」を含む例文一覧
該当件数 : 11件
冗長プログラム手段の使用の有無を検出する冗長検出回路３０を設け、冗長メモリセルテスト時に、冗長プログラム手段１６の使用有無に応じて冗長メモリセルデコーダ１５の動作を制御する。例文帳に追加
A redundancy detecting circuit 30 detecting whether a redundant program means is used or not is provided, at a redundancy memory cell test, operation of a redundant memory cell decoder 15 is controlled in accordance with whether a redundant program means 16 is used or not. - 特許庁
エラーを有するメモリセルのアドレスを記憶する前述のメモリユニットを備えたメモリセルテストにかけられる半導体メモリを提供し、メモリユニットのメモリ需要を可能な限り小さくする。例文帳に追加
To provide a semiconductor memory provided with a memory unit storing an address of a memory cell having an error and for which a memory cell test is performed, and to reduce a demand for a memory of a memory unit as far as possible. - 特許庁
データ線シフト冗長回路方式を有する半導体メモリにおいて、データ線シフト回路に冗長セルテスト用の強制アクセスモードを付加する際、通常アクセスモード時のメモリセルへのアクセス速度の劣化を抑制する。例文帳に追加
To suppress deterioration of an access speed to a memory cell in a normal access mode in adding a forced access mode for a redundant cell test to a data line shift circuit in a semiconductor memory having a data line shift redundant circuit system. - 特許庁
また冗長メモリセルテスト時に、冗長メモリセルデコーダ１５により、既に冗長置換に使用されている冗長メモリセルに強制的に不良帯を発生させ、当該半導体記憶装置の実効的な冗長メモリセル搭載数を検査装置/検査プログラムに対して認識させる。例文帳に追加
Also, at redundant memory cell test, a defective region is caused forcedly in the redundant memory cell being used already for redundancy replacement by the redundant memory cell decoder 15, the number of effective loaded redundant memory cells of the semiconductor memory is recognized for a test device/test program. - 特許庁
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