パンチスルーの英語

分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法例文帳に追加

INTEGRATED CIRCUIT TRANSISTOR COMPRISING SEPARATED PUNCH THROUGH PREVENTING FILM AND METHOD FOR FORMING IT - 特許庁

パンチスルー特性の劣化を回避可能な半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory device avoiding a degradation of punch through characteristics. - 特許庁

この領域１１〜１４の並びはパンチスルーによりトリガがかかるサイリスタ構造となっている。例文帳に追加

This array of the regions 11-14 forms a thyristor structure such that triggering is made by punch-through. - 特許庁

さらに電流利得を下げるために、パンチスルーストッパー層を設けてもよい。例文帳に追加

A punch through stopper layer may be provided in order to lower the current gain furthermore. - 特許庁

パンチスルーが抑制されたフィンＦＥＴを備えた半導体装置を提供すること。例文帳に追加

To provide a semiconductor device comprising a Fin FET whose punch-through is suppressed. - 特許庁

パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置を提供する。例文帳に追加

To provide a semiconductor device capable of reducing on-resistance while preventing the occurrence of punch-through. - 特許庁

これにより特に微細ＰＭＯＳの大電流化と耐パンチスルー化、微細化が達成されるが同時にＮＭＯＳにも適用でき、従ってＣＭＯＳの大電流化と耐パンチスルー化、微細化が工程数の煩雑化無しに、従って廉価に達成できる。例文帳に追加

The current of CMOS can inexpensively made large, and punch through resistance and fining are also inexpensively realized without complicating the number of processes. - 特許庁

ゲート電極１０３と対称的にゲートオーバーラップ構造の電界緩和層１０７Ａ、１０７Ｂとパンチスルーストッパー層１０８を有するＭＯＳ電界効果トランジスタにおいて、Ｎ型パンチスルーストッパー層１０８の表面に、このパンチスルーストッパー層１０８とは反対導電型のＰ型層１１０を設け、しきい値電圧が上昇しないようにしたもの。例文帳に追加

The MOS field effect transistor having electric field relaxation layers 107A and 107B and a punch-through stopper layer 108 in gate-overlap structure symmetrically with the gate electrode 103 is provided with a P-type layer 110 of an opposite conductivity type from the N-type punch-through stopper layer 108 on a surface of the punch-through stopper layer 108 to have no rise in threshold voltage. - 特許庁