同期順序回路の英語

こうして信号を切り替えながら、擬似メタステーブル信号が入力されたときの順序回路２２の状態と、同期化信号が入力されたときの順序回路２２の状態と、が検証され、非同期パスにおける同期化回路の要否が判定される。例文帳に追加

While the signals are switched thus, the state of the sequential circuit 22 when the pseudo-metastable signal has been input and a state of the sequential circuit 22, when the synchronization signal has been input, are verified, thereby whether the synchronization circuit on the asynchronous path is necessary is determined. - 特許庁

ドメイン抽出手段２は、設計対象の回路における順序回路の同期リセット信号の候補となる信号のドメインを抽出する。例文帳に追加

A domain extraction means 2 extracts a domain of a signal as a candidate of a synchronizing reset signal of a sequential circuit to be designed. - 特許庁

非同期リセット信号でリセットされる順序回路と非同期リセット信号ではリセットされない順序回路とを含む回路設計データに対して、工程８で順序回路中の記憶素子を識別し、工程１１および工程１２で前記記憶素子が有効なデータを保持しているか否かを示すフラグ回路をそれぞれの記憶素子に対して付加する。例文帳に追加

A storage element inside a sequential circuit is identified to circuit design data including a sequential circuit reset by an asynchronous reset signal and a sequential circuit not reset by the asynchronous reset signal in a process 8, and a flag circuit showing whether the storage element holds effective data or not is added to each storage element in a process 11 and a process 12. - 特許庁

同期のタイミングをずらすことなく、消費電力を確実に削減可能な順序回路および論理合成装置を提供する。例文帳に追加

To provide a sequential circuit and a logic synthesis circuit capable of surely reducing power consumption without shifting synchronous timing. - 特許庁

メタステーブル状態をより確実に想定して、非同期順序回路を含む論理回路の機能を検証することができる回路検証装置及び回路検証方法を提供する。例文帳に追加

To provide a circuit verification device and method, capable of verifying functions of a logical circuit including an asynchronous sequential circuit by more reliably assuming a metastable state. - 特許庁

クロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路に配置された冗長なインバータを削減してゲート段数を低減する。例文帳に追加

To reduce the number of gates by reducing redundant inverters arranged in a logic circuit including a series path between a clock synchronization type sequential circuit and a combinational circuit. - 特許庁

同期式順序回路の設計工程において、状態割当て解候補中で回路面積が最も小さい解を得て回路面積の縮小化を図る。例文帳に追加

To reduce a circuit area by obtaining a state assignment solution whose circuit area is the minimum from among state assignment solution candidates in the design process of a synchronous sequential circuit. - 特許庁

外部制御シンクロナイザ１０は、制御回路１５に従って、メタステーブル発生部１１が生成する擬似メタステーブル信号、または同期化部１２によって同期化された同期化信号を切り替え、次段の順序回路２２に出力する。例文帳に追加

The external control synchronizer 10, according to the control circuit 15, switches a pseudo-metastable signal generated with a metastable generation unit 11, or a synchronization signal, synchronized with a synchronization unit 12, and outputs the resultant to a sequential circuit 22 in the next stage. - 特許庁