遅延同時回路の英語

位相差検出回路３３は、第１の可変遅延回路３１に入力するクロックＣＬＫ０と第２の可変遅延回路３２から出力するクロックとの位相差を検出し、この位相差が０になるように、遅延制御回路３４により第１および第２の可変遅延回路３１，３２の遅延量を同時に同じだけ制御する。例文帳に追加

A phase difference detection circuit 33 detects the phase difference between the clock CLK0 input into the first variable delay circuit 31 and the clock output from the second variable delay circuit 32, and a delay control circuit 34 controls delays in the first and second variable delay circuits 31 and 32 simultaneously to the same degree to bring the phase difference to zero. - 特許庁

デジタル化信号１６及び組合せ信号２０がほぼ同時に回路２２に到達するため必要に応じて遅延回路２４を設ける。例文帳に追加

A delay circuit 24 is, if necessary, configured so that the digitized signals 16 and the combined signal 20 are substantially simultaneously incident on the circuitry 22. - 特許庁

可変遅延回路における高速動作を阻止するセレクタの出力端子に付加される寄生容量を削減し、同時に寄生容量のアンバランスの発生を阻止する可変遅延回路を提供すること。例文帳に追加

To provide a variable delay circuit which reduces parasitic capacitance added to an output terminal of a selector and blocks the parasitic capacitance from being unbalanced at the same time. - 特許庁

半導体装置の外部に信号を出力するための複数の出力バッファ（１０４）と内部回路（１０１）との間に複数の遅延回路（１０３）を配置する設計ステップと、複数の出力バッファの同時スイッチングを回避するために複数の遅延回路の遅延時間を調整する遅延時間調整ステップとを有する半導体装置の設計方法が提供される。例文帳に追加

This designing method for the semiconductor device is provided with a designing step, in which a plurality of delay circuits 103 are arranged between a plurality of output buffers 104 and an internal circuit 101 for outputting a signal to the outside of the semiconductor device, and a delay time adjusting step for adjusting delay times of a plurality of delay circuits for avoiding simultaneous switching of a plurality of output buffers. - 特許庁

半導体集積回路全体におけるクロック伝播遅延時間とクロックスキューとを同時かつ確実に最適化できるようにする。例文帳に追加

To optimize clock propagation delay time and a clock skew in an entire semiconductor integrated circuit simultaneously and reliably. - 特許庁

配線で生じる信号の遅延と信号波形とを同時に改善した半導体集積回路を得る。例文帳に追加

To provide a semiconductor integrated circuit where delays in a signal which occurs in a wiring and a signal waveform are improved at the same time. - 特許庁

さらに最小変化幅の異なる複数の可変遅延回路を直列に接続して、可変幅の分解能と可変範囲を同時に向上させる。例文帳に追加

Furthermore, a plurality of variable delay circuits different in minimum change width are connected in series, thereby concurrently improving a variable width resolution and a variable range. - 特許庁

同時に、この制御電圧ＶＣで第１の遅延回路２の可変キャパシタＣ２，Ｃ４を制御し、遅延時間が電源電圧、温度、製造バラツキの影響を受けないようにする。例文帳に追加

Concurrently, the variable capacitors C2 and C4 of the first delay circuit 2 are controlled by the control voltage VC so that the delay time may not be affected by the source voltage, temperature, and variation in manufacturing. - 特許庁