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3ステート出力の英語
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「3ステート出力」の部分一致の例文検索結果
該当件数 : 19件
ステート３まではステート１で出力したアドレスから１ずつインクリメントした初期値設定レジスタアドレスのデータを出力し、３回出力してステート４まで行くとＥＮＤとなり、汎用ＬＳＩへの初期値の設定が終了する。例文帳に追加
Data of an initial value setting resister address where an address outputted in the state 1 are incremented by one each till a state 3, and END is reached by outputting for three times to reach a state 4, thus completing the setting of the initial value to the universal LSI. - 特許庁
複数のトライステートバッファ２，３の出力端子をワイヤードオアさせたトライステートバス１において、トライステートバス１に、データ保持回路１１によるラッチ機能を持たせる。例文帳に追加
In the tri-state bus 1 where output terminals of a plurality of tri-state buffers 2 and 3 are subjected to wired OR, a latch function by a data holding circuit 11 is imparted to the tri-state bus 1. - 特許庁
演算器群の動作を切り替えるための切り替え条件として、演算器ユニット１ａ、１ｂ、１ｃ、１ｄの出力と切り替え条件コード、ステート１、ステート２、ステート３、ステート４が、切り替え条件対応付け部２によって対応付けられている。例文帳に追加
A switching condition association part 2 associates outputs of computing units 1a, 1b, 1c and 1d, a switching condition code, a state 1, a state 2, a state 3 and a state 4 as a switching condition for switching an operation of a computing unit group. - 特許庁
そして出力電圧Ｖｏｕｔが所定値よりも低くなると、動作周期Ｔには、ステート（１）とステート（３）とが制御回路１１によって割り当てられる。例文帳に追加
When the output voltage Vout is lowered to a prescribed value or lower, the state (1) and the state (3) are allocated to an operation cycle T by a control circuit 11. - 特許庁
ステート（３）ではチョークコイルＬ１に蓄積されたエネルギーが出力端子Ｔｏｕｔ側に放出される。例文帳に追加
The energy accumulated in the choke coil L1 is discharged to the output terminal Tout side in a state (3). - 特許庁
このとき、状態制御回路５，６により内部回路４からスリーステート制御回路３への出力が強制的に設定されて、出力回路２に対する各種テスト動作が行われる。例文帳に追加
In this case, output from the internal circuit 4 to a three-state control circuit 3 is set forcibly by state control circuits 5, 6, and various test operations to the output circuit 2 are performed. - 特許庁
機器のステートマシン２内のデジタル信号を送信する送信回路３と、前記デジタル信号と受信回路４からの対向機器のデジタル受信信号とを入力として衝突信号を生成してステートマシンに出力する衝突信号生成回路１とを備える。例文帳に追加
A transmission circuit 3 transmitting a digital signal in the state machine 2 of a unit and a collision signal generation circuit 1 inputting the digital signal and the digital reception signal of an opposite unit from a reception circuit 4, generating a collision signal and outputting it to the state machine are installed. - 特許庁
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「3ステート出力」の部分一致の例文検索結果
該当件数 : 19件
クロックコントローラ５３は、Ｌ０ステートにおいて基準クロック信号発生回路３からの基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力する一方、Ｌ１ステートにおいて発振回路５４からのクロック信号ＣＬ２をＰＨＹ回路５２に出力するようにスイッチＳＷを制御するとともに基準クロック信号発生回路３の動作を停止する。例文帳に追加
A clock controller 53 outputs a reference clock signal REFCLK from a reference clock signal generation circuit 3 to the PHY circuit 52 in an L0 state, and meanwhile, controls a switch SW to output a clock signal CL2 from a generation circuit 54 to the PHY circuit 52 in the L1 state and stops the operation of the reference clock signal generation circuit 3. - 特許庁
リレーが安定動作状態に入ると遅延回路４の出力が“Ｈ”となり、トランジスタ６がオンすると同時に３ステートバッファがアンイネーブルとなってトランジスタ３がオフする。例文帳に追加
When the relay enters a stable operation state, an output of the delay circuit 4 becomes "H", and when the transistor 6 is switched on, simultaneously the 3 state buffer 2 becomes unenable, and the transistor 3 is switched off. - 特許庁
ソリッドステートリレー１の出力側リードフレームに発光ダイオード２からの信号光を受光するフォトトライアック３とトライアック４が実装してある。例文帳に追加
A photo-TRIAC 3 for receiving a signal light from a light-emitting diode 2 and a TRIAC 4 are mounted on an output side lead frame of the solid-state relay 1. - 特許庁
ステートマシン制御手順により、制御用ＬＳＩ内の自動初期値設定用レジスタ３から汎用ＬＳＩへの初期設定値の出力を制御する。例文帳に追加
A state machine control procedure controls the output of an initial setting value to the universal LSI from a register 3 for setting an automatic initial value in the LSI for control. - 特許庁
ＡＳＩＣ３がアクセスされるアドレスでは、ローレベルのクロックセレクト信号Ｓが、分周器１２、クロックセレクタ１３、バス制御ステートマシン１４に出力される。例文帳に追加
When an address by which an ASIC 3 is accessed is inputted, a low level clock select signal S is outputted to the frequency divider 12, the clock selector 13, and the bus control state machine 14. - 特許庁
フラッシュメモリデバイス１は、メモリセルアレイ３、データレジスタ６、ステートマシン７、入力／出力パッド８、行デコーダ９、及び列デコーダ１０を含んでいる。例文帳に追加
A flash memory device 1 includes a memory cell array 3, a data register 6, a state machine 7, an input/output pad 8, a row decoder 9, and a column decoder 10. - 特許庁
通常信号３とテスト出力信号４をそれぞれテストモード切替信号５により制御されるトライステートバッファ１１、１２に接続する。例文帳に追加
A normal signal 3 and a test output signal 4 are connected to tristate buffers 11 and 12 which are controlled with a test mode switching signal 5, respectively. - 特許庁
イネーブル端子４がアクティブロウでイネーブル状態となる３ステートロジック１の出力端子３の電位は、イネーブル制御生成回路５のトランスファゲート９で検出される。例文帳に追加
The potential of the output terminal 3 of a three-state logic 1 enabling an enable terminal 4 with an active low is detected by the transfer gate 9 of an enable control generating circuit 5. - 特許庁
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