「3ステート出力」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

このとき、状態制御回路５，６により内部回路４からスリーステート制御回路３への出力が強制的に設定されて、出力回路２に対する各種テスト動作が行われる。例文帳に追加

In this case, output from the internal circuit 4 to a three-state control circuit 3 is set forcibly by state control circuits 5, 6, and various test operations to the output circuit 2 are performed. - 特許庁

機器のステートマシン２内のデジタル信号を送信する送信回路３と、前記デジタル信号と受信回路４からの対向機器のデジタル受信信号とを入力として衝突信号を生成してステートマシンに出力する衝突信号生成回路１とを備える。例文帳に追加

A transmission circuit 3 transmitting a digital signal in the state machine 2 of a unit and a collision signal generation circuit 1 inputting the digital signal and the digital reception signal of an opposite unit from a reception circuit 4, generating a collision signal and outputting it to the state machine are installed. - 特許庁

クロックコントローラ５３は、Ｌ０ステートにおいて基準クロック信号発生回路３からの基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力する一方、Ｌ１ステートにおいて発振回路５４からのクロック信号ＣＬ２をＰＨＹ回路５２に出力するようにスイッチＳＷを制御するとともに基準クロック信号発生回路３の動作を停止する。例文帳に追加

A clock controller 53 outputs a reference clock signal REFCLK from a reference clock signal generation circuit 3 to the PHY circuit 52 in an L0 state, and meanwhile, controls a switch SW to output a clock signal CL2 from a generation circuit 54 to the PHY circuit 52 in the L1 state and stops the operation of the reference clock signal generation circuit 3. - 特許庁

リレーが安定動作状態に入ると遅延回路４の出力が“Ｈ”となり、トランジスタ６がオンすると同時に３ステートバッファがアンイネーブルとなってトランジスタ３がオフする。例文帳に追加

When the relay enters a stable operation state, an output of the delay circuit 4 becomes "H", and when the transistor 6 is switched on, simultaneously the 3 state buffer 2 becomes unenable, and the transistor 3 is switched off. - 特許庁

ソリッドステートリレー１の出力側リードフレームに発光ダイオード２からの信号光を受光するフォトトライアック３とトライアック４が実装してある。例文帳に追加

A photo-TRIAC 3 for receiving a signal light from a light-emitting diode 2 and a TRIAC 4 are mounted on an output side lead frame of the solid-state relay 1. - 特許庁

ステートマシン制御手順により、制御用ＬＳＩ内の自動初期値設定用レジスタ３から汎用ＬＳＩへの初期設定値の出力を制御する。例文帳に追加

A state machine control procedure controls the output of an initial setting value to the universal LSI from a register 3 for setting an automatic initial value in the LSI for control. - 特許庁

ＡＳＩＣ３がアクセスされるアドレスでは、ローレベルのクロックセレクト信号Ｓが、分周器１２、クロックセレクタ１３、バス制御ステートマシン１４に出力される。例文帳に追加

When an address by which an ASIC 3 is accessed is inputted, a low level clock select signal S is outputted to the frequency divider 12, the clock selector 13, and the bus control state machine 14. - 特許庁

フラッシュメモリデバイス１は、メモリセルアレイ３、データレジスタ６、ステートマシン７、入力／出力パッド８、行デコーダ９、及び列デコーダ１０を含んでいる。例文帳に追加

A flash memory device 1 includes a memory cell array 3, a data register 6, a state machine 7, an input/output pad 8, a row decoder 9, and a column decoder 10. - 特許庁

通常信号３とテスト出力信号４をそれぞれテストモード切替信号５により制御されるトライステートバッファ１１、１２に接続する。例文帳に追加

A normal signal 3 and a test output signal 4 are connected to tristate buffers 11 and 12 which are controlled with a test mode switching signal 5, respectively. - 特許庁

イネーブル端子４がアクティブロウでイネーブル状態となる３ステートロジック１の出力端子３の電位は、イネーブル制御生成回路５のトランスファゲート９で検出される。例文帳に追加

The potential of the output terminal 3 of a three-state logic 1 enabling an enable terminal 4 with an active low is detected by the transfer gate 9 of an enable control generating circuit 5. - 特許庁

トライステートインバータ３は、入力選択信号が“Ｈｉ”へ移行後の、遅延バッファ１３の遅延時間後に、ＮＡＮＤゲート１１出力が“Ｌｏ”へ移行してイネーブルになる。例文帳に追加

When an output of a NAND gate 11 goes to the 'Lo' after a delay time of a delay buffer 13 after the input selection signal goes to the 'Hi', the tri-state inverter 3 is enabled. - 特許庁

制御用ＬＳＩが電源ＯＮすると、内部カウンタ２が０となり、上記レジスタ３のアドレス（０００）に保存されているアドレスとデータがステート１として出力される。例文帳に追加

An internal counter 2 becomes 0, and an address and data stored in an address (000) of the register 3 are outputted as a state 1 when the power of the LSI for control is turned on. - 特許庁

テスト信号回り込み防止回路６は、入力バッファ３と集積回路１との間に配置され、集積回路１のテスト時に、スリーステートバッファ４からの出力信号が集積回路１に帰還されるのを防止するようになっている。例文帳に追加

A test signal infiltration preventive circuit 6 is provided between an input buffer 3 and the integrated circuit 1, and prevents the output signal coming from the 3-state buffer 4 from being fed to the integrated circuit 1 at testing the integrated circuit 1. - 特許庁

信号電圧入力端子１と、基準電圧入力端子２と、スイッチ３と、スイッチ４と、容量５と、スイッチ６と、インバータ７と、トライステートインバータ８と、制御入力端子９と、インバータ１７と、インバータ１８と、スイッチ１９と、インバータ２０と、インバータ２１と、出力端子２２と、を備えている。例文帳に追加

The comparator is provided with a signal voltage input terminal 1, a reference voltage input terminal 2, a switch 3, a switch 4, a capacitor 5, a switch 6, an inverter 7, a tri-state inverter 8, a control input terminal 9, inverters 17, 18, a switch 19, inverters 20, 21 and an output terminal 22. - 特許庁