DPLLとは 意味・読み方・使い方

A tap delay circuit 23 delays zero point information from an interpolation DPLL 19.例文帳に追加

タップ遅延回路２３は、補間ＤＰＬＬ１９からの０ポイント情報を遅延する。 - 特許庁

Re-sampling DPLL is utilized to achieve correction of a frequency and a phase of a Y direction.例文帳に追加

このＹ方向の周波数・位相補正の実現には、リサンプリングＤＰＬＬを利用する。 - 特許庁

To reduce a phase error of a recovered clock based on a phase error of a DPLL circuit of a demodulator.例文帳に追加

復調装置のＤＰＬＬ回路の位相誤差に基づく再生クロックの位相誤差を減少させる。 - 特許庁

In a demodulation part 51 of an IC card, pieces of data corresponding to each of a plurality of pieces of communication speed are extracted and outputted from data transmitted from a reader/writer in a plurality of DPLL circuits 63_1 to 63_M.例文帳に追加

ICカードの復調部５１では、複数のDPLL回路６３_1乃至６３_Mにおいて、リーダ／ライタから送信されてくるデータから、複数の通信速度それぞれに対応するデータが抽出されて出力される。 - 特許庁

An analog adder circuit 12 sums analogically the base band signals of the two systems and a clock recovery DPLL circuit 16 receives the sum.例文帳に追加

２系統のベースバンド信号は、アナログ加算回路１２によりアナログ加算された後、クロック再生用ＤＰＬＬ回路１６に入力する。 - 特許庁

To suppress occurrence of a phase jump of an output clock caused by an instantaneous phase jump of an input clock in a DPLL (digital phase locked loop) circuit.例文帳に追加

ＤＰＬＬ回路において、入力クロックの瞬間的な位相跳びによる出力クロックの位相跳びの発生を抑制する。 - 特許庁

To obtain a DPLL(digital phase-locked loop) for realizing extraction of a clock signal with high accuracy by enabling phase adjustment.例文帳に追加

位相調整を可能とすることにより精度の高いクロック信号抽出を実現するＤＰＬＬを提供することを目的とする。 - 特許庁

A DPLL 5 phase- controls a toothless clock part by the use of the inputted reference OSC and generates the smoothed clocks.例文帳に追加

ＤＰＬＬ５は、入力される基準ＯＳＣを使用して歯抜けクロック部分に対し位相制御を行い、平滑化クロックを生成する。 - 特許庁