「DPLL」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A tap delay circuit 23 delays zero point information from an interpolation DPLL 19.例文帳に追加

タップ遅延回路２３は、補間ＤＰＬＬ１９からの０ポイント情報を遅延する。 - 特許庁

Re-sampling DPLL is utilized to achieve correction of a frequency and a phase of a Y direction.例文帳に追加

このＹ方向の周波数・位相補正の実現には、リサンプリングＤＰＬＬを利用する。 - 特許庁

The DPLL 24 generates electronic shutter control signals by using the tracking signals.例文帳に追加

ＤＰＬＬ２４では、このトラッキング信号を用いて電子シャッタ制御信号を発生している。 - 特許庁

A DPLL demodulation unit 20 executes demodulation processing of a signal having an adjusted signal level.例文帳に追加

ＤＰＬＬ復調部２０は、信号レベルを調節した信号に対して、復調処理を実行する。 - 特許庁

In a demodulation part 51 of an IC card, pieces of data corresponding to each of a plurality of pieces of communication speed are extracted and outputted from data transmitted from a reader/writer in a plurality of DPLL circuits 63_1 to 63_M.例文帳に追加

ICカードの復調部５１では、複数のDPLL回路６３_1乃至６３_Mにおいて、リーダ／ライタから送信されてくるデータから、複数の通信速度それぞれに対応するデータが抽出されて出力される。 - 特許庁

To reduce a phase error of a recovered clock based on a phase error of a DPLL circuit of a demodulator.例文帳に追加

復調装置のＤＰＬＬ回路の位相誤差に基づく再生クロックの位相誤差を減少させる。 - 特許庁

A digital PLL (DPLL) 51f controls the phase of a receiving user clock CRU1 so that the difference between local timing information (local RTS information) generated on the basis of the first received user clock CRU1 and received timing information (received RTS information) received from a network is zero.例文帳に追加

ディジタルPLL(DPLL)５１ｆは、第１の受信ユーザクロックＣ_RU1に基づいて作成したローカルなタイミング情報(ローカルRTS情報)とネットワークより受信した受信タイミング情報(受信RTS情報)の差が零となるように該受信ユーザクロックＣ_RU1の位相を制御する。 - 特許庁

Then, in a selector 64, data corresponding to the communication speed of the data transmitted from the reader/writer among the pieces of data output by the DPLL circuits 63_1 to 63_M are selected and supplied to a data processing part 12 which processes the data transmitted from the reader/writer.例文帳に追加

そして、セレクタ６４では、DPLL回路６３_1乃至６３_Mが出力するデータのうちの、リーダ／ライタから送信されてくるデータの通信速度に対応するデータが選択され、リーダ／ライタから送信されてくるデータを処理するデータ処理部１２に供給される。 - 特許庁

To suppress occurrence of a phase jump of an output clock caused by an instantaneous phase jump of an input clock in a DPLL (digital phase locked loop) circuit.例文帳に追加

ＤＰＬＬ回路において、入力クロックの瞬間的な位相跳びによる出力クロックの位相跳びの発生を抑制する。 - 特許庁

A DPLL 5 phase- controls a toothless clock part by the use of the inputted reference OSC and generates the smoothed clocks.例文帳に追加

ＤＰＬＬ５は、入力される基準ＯＳＣを使用して歯抜けクロック部分に対し位相制御を行い、平滑化クロックを生成する。 - 特許庁

An analog adder circuit 12 sums analogically the base band signals of the two systems and a clock recovery DPLL circuit 16 receives the sum.例文帳に追加

２系統のベースバンド信号は、アナログ加算回路１２によりアナログ加算された後、クロック再生用ＤＰＬＬ回路１６に入力する。 - 特許庁

To obtain a DPLL(digital phase-locked loop) for realizing extraction of a clock signal with high accuracy by enabling phase adjustment.例文帳に追加

位相調整を可能とすることにより精度の高いクロック信号抽出を実現するＤＰＬＬを提供することを目的とする。 - 特許庁

In a DPLL circuit 10, data shift circuits DS1-DS3 generate a plurality of pieces of serial data synchronized with a source clock CLK from reception data.例文帳に追加

ＤＰＬＬ回路１０のうち、データシフト回路ＤＳ１〜ＤＳ３は受信データからソースクロックＣＬＫで同期を取った複数のシリアル・データを生成する。 - 特許庁

The timing signal generating section 15 gives this frame synchronizing signal 3A to a DPLL 35a, which generates a timing signal synchronized by the frame synchronizing signal 3A.例文帳に追加

タイミング信号生成部１５は、このフレーム同期信３ＡをＤＰＬＬ３５ａに入力し、フレーム同期信号３Ａに同期したタイミング信号を生成する。 - 特許庁

The DPLL circuit with the hold-over function adds a correction value calculated from temperature characteristics of a slave oscillator to a fixed DDS control value, when the holdover is detected in a holdover mode of a DPLL circuit using a DDS to vary the DDS control value, according to the temperature characteristics.例文帳に追加

ホールドオーバ機能付きＤＰＬＬ回路は、ＤＤＳを使用したＤＰＬＬ回路のホールドオーバモードにおいて、ホールドオーバ検出時における固定のＤＤＳ制御値にスレーブ発振器の温度特性から算出した補正値を加算することで、前記ＤＤＳ制御値を前記温度特性に応じて可変する。 - 特許庁

To provide a DPLL which pulls in synchronism at a required accuracy with such signals that the data transition not periodically occurs, has a high response speed, and takes a small space.例文帳に追加

定期的にデータの遷移が発生しない信号に対して、必要な精度で同期を取りかつ反応速度も高速であるＤＰＬＬを低スペースのもので提供する。 - 特許庁

To provide a DPLL (digital phase locked loop) circuit with hold-over function that generates a temperature-controlled reference clock with high precision for free-running frequency control, especially, during holdover regarding a digital synchronous network.例文帳に追加

デジタル同期網に関し、特にホールドオーバ時において自走周波数制御のために温度補正を行った高精度な基準クロックを生成するホールドオーバ機能付きＤＰＬＬ回路を提供する。 - 特許庁

The center frequency and the frequency offset quantity from inside the data are set in a fractional synthesizer 42, and the maximum frequency changing rate is set as clock synchronous pulling-in speed of the DPLL 54.例文帳に追加

そのデータうち、中心周波数と周波数オフセット量とをフラクショナルシンセサイザ４２ａに設定するとともに、最大の周波数変化率をＤＰＬＬの５４クロック同期引き込み速度と設定する。 - 特許庁

When a slip trouble is occurring, the apparatus control section 9 controls a clock switching section 8 to make a switch immediately from a retiming clock to a DPLL clock thus preventing a low speed transmission signal from being interrupted.例文帳に追加

従って、スリップ障害が発生した場合には装置制御部９からクロック切替部８を制御し、リタイミングクロックからＤＰＬＬクロックへ即時に切り替えることで、低速伝送信号断を回避することができる。 - 特許庁

In some embodiments, a digital PLL is disclosed having a dynamically controllable filter for changing effective DPLL band width in response to one or more real time performance parameters for example a phase error etc.例文帳に追加

幾つかの実施形態で、デジタルＰＬＬは、例えば位相エラー等の１又はそれ以上の実時間性能パラメータに応答して有効なＤＰＬＬ帯域幅を変更する動的制御可能なフィルタを有して開示される。 - 特許庁

To provide an information processor capable of easily investigating, in the case where a malfunction has occurred, whether it is caused by a DPLL circuit or not by allowing control of an internal state value of a PLL counter from the outside.例文帳に追加

ＰＬＬカウンタの内部状態値を外部から制御可能にして動作不良が発生した場合にそれがＤＰＬＬ回路に起因するものか否かの究明を容易にする情報処理装置を提供する。 - 特許庁

The information processor having the DPLL circuit for synchronizing a phase of an internal clock of a LSI has a PLL counter copy for retaining a desired value in a rewritable state from the outside in order to rewrite the internal state of the PLL counter provided by the DPLL circuit and a copy circuit for outputting a timing for writing the value retained by the PLL counter copy as the internal state value of the PLL counter.例文帳に追加

ＬＳＩの内部クロックの位相を所定の基準クロックに同期させるためのＤＰＬＬ回路を有する情報処理装置であって、ＤＰＬＬ回路が備えるＰＬＬカウンタの内部状態値を書き換えるために、所望の値を外部から書き換え可能に保持するＰＬＬカウンタコピーと、ＰＬＬカウンタコピーに保持された値をＰＬＬカウンタの内部状態値として書き込むためのタイミングを出力するコピー回路とを有する構成とする。 - 特許庁

The main microcomputer 10 comprises a DPLL circuit 23 multiplying the reference clock signal to a predetermined first multiplied number to generate an operation clock signal (64 MHz), and a CPU 11 in the main microcomputer 10 operates synchronously with the operation clock signal.例文帳に追加

メインマイコン１０は、基準クロック信号を所定第１逓倍数に逓倍し、動作クロック信号（６４ＭＨｚ）として生成するＤＰＬＬ回路２３を備え、メインマイコン１０内のＣＰＵ１１はこの動作クロック信号に同期して動作する。 - 特許庁

The sub-microcomputer 40 comprises a DPLL circuit 51 multiplying the reference clock signal to a predetermined multiplied number to generate an operation clock signal (32 MHz), and a CPU 41 in the sub-microcomputer 40 operates synchronously with this operation clock signal.例文帳に追加

また、サブマイコン４０は、基準クロック信号を所定第２逓倍数に逓倍し、動作クロック信号（３２ＭＨｚ）として生成するＤＰＬＬ回路５１を備え、サブマイコン４０内のＣＰＵ４１はこの動作クロック信号に同期して動作する。 - 特許庁

In a DPLL circuit 1, when the size of a data value which is output from a data latch circuit 52 and should be naturally set in a 11-bit down-counter 54d becomes equal to or more than 12 bits, an overflow preventing circuit 3 substitutes the 11-bit data for the data value.例文帳に追加

ＤＰＬＬ回路１において、データラッチ回路５２より出力され、１１ビットのダウンカウンタ５４ｄに本来セットすべきデータ値のサイズが１２ビット以上になると、オーバーフロー防止回路３が前記データ値を１１ビットデータに置換する。 - 特許庁

To add a phase control function of minimizing a phase shift that a clock output signal has even if communication signal data is not inputted from a communication line to a DSU, in a DPLL circuit used for the DSU.例文帳に追加

本発明の課題は、ＤＳＵに使用されるＤＰＬＬ回路において、通信回線からＤＳＵに通信信号データが入力されない場合も、そのクロック出力信号に発生する位相変動を最小限に抑制する位相制御機能を付加することである。 - 特許庁

By selecting one out of data ϕ3 and ϕ4 from the resampling DPLL and also selecting one out of error signals ERRa and ERRb, the multiplier+lowpass filter (LPF) 47 having comparatively large circuit scale is used for EQ1 and EQ2 in common.例文帳に追加

リサンプリングＤＰＬＬからのデータφ３及びφ４の一方を選択し、かつ、エラー信号ＥＲＲａ及びＥＲＲｂの一方を選択することにより、比較的に回路規模の大きい乗算器＋低域フィルタ（ＬＰＦ）４７をＥＱ１とＥＱ２に共用できる。 - 特許庁

An output terminal (output tap) whose phase coincides with the phase of an operation clock of the VCO 300 is selected by using the function of the DPLL circuit and succeeding optimum VCO oscillation frequency is determined from the selected output tap position and current VCO oscillation frequency and the current VCO oscillation frequency is switched to the determined frequency.例文帳に追加

ＤＰＬＬ回路の機能を用いてＶＣＯ３００の動作クロックと位相が一致する出力端子（出力タップ）を選択し、この選択された出力タップ位置と現在のＶＣＯ発振周波数とから次の最適なＶＣＯ発振周波数を決定し、切り替える。 - 特許庁

A reset pulse output control circuit 14 outputs no reset pulse to a retiming circuit 9 when a synchronization establishing signal 8-02 being an output of a DPLL 8 is set in the case that a reset circuit 13 outputs the reset pulse because the transmission pause time Ta is shorter than the signal delay time Td.例文帳に追加

リセットパルス出力制御回路１４は、伝送休止時間Ｔａが信号遅延時間Ｔｄよりも短かくなったために、リセット回路１３からリセットパルスが出力されたときにＤＰＬＬ８の出力である同期確立信号８−Ｏ２がオンであると、リセットパルスをリタイミング回路９に出力しない。 - 特許庁

An error computing element 15 selects an effective component of re-sampling data, and makes an internal digital low-pass filter integrate the component and outputs is as a DC drift component only when 0-point information from re-sampling DPLL(digital phase synchronous loop) 14 is '1' (at this time, a timing is shown when a sampling point formed by re-sampling exists).例文帳に追加

エラー演算器１５は、リサンプリングＤＰＬＬ１４からの０ポイント情報が”１”のとき（このときは、リサンプリングによって形成されたサンプルポイントが存在するタイミングを示す）のみ、リサンプリングデータの有効成分を選択して、内部のディジタル低域フィルタにより積分させてＤＣずれ成分として出力する。 - 特許庁

An EEPROM of the microcomputer stores oscillation period data, which vary with the temperature, of the CR oscillation circuit a CPU reads data stored in the EEPROM, depending on the temperature detected by a temperature detection circuit (steps S2, S3), and sets a determined multiple value to a DPLL circuit (steps S4, S5) to correct the oscillation frequency of a multiple clock signal.例文帳に追加

マイクロコンピュータのＥＥＰＲＯＭに、温度により変動するＣＲ発振回路の発振周期データを記憶しておき、ＣＰＵは、温度検出回路によって検出される温度に応じてＥＥＰＲＯＭに記憶されているデータを読み出し（ステップＳ２，Ｓ３）、決定した逓倍値をＤＰＬＬ回路に設定することで（ステップＳ４，Ｓ５）逓倍クロック信号の発振周波数を補正する。 - 特許庁