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Weblio 辞書 > 英和辞典・和英辞典 > 英和対訳 > FLIP-Lの意味・解説 

FLIP-Lとは 意味・読み方・使い方

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意味・対訳 CASP8 and FADD-like apoptosis regulating proteinやCFLARタンパク質の同義語(異表記)

Weblio英和対訳辞書での「FLIP-L」の意味

FLIP-L

Weblio英和対訳辞書はプログラムで機械的に意味や英語表現を生成しているため、不適切な項目が含まれていることもあります。ご了承くださいませ。

「FLIP-L」の部分一致の例文検索結果

該当件数 : 36



例文

When a reset signal/RESET is 'L', a flip-flop circuit FF1 holds '1' and a flip-flop circuit FF2 holds '0'.例文帳に追加

リセット信号/RESETが“L”のとき、フリップフロップ回路FF1は、“1”、フリップフロップ回路FF2は、“0”を保持する。 - 特許庁

A flip-flop circuit 81-L-K holds inputted digital data (data) by unit of bit, sequentially outputs the data to rear stages and finally holds data K(bitL).例文帳に追加

フリップフロップ回路81-L-Kは、入力したデジタルデータ(データ)を1ビット単位で保持し、順次後段に出力し、最終的にデータK(bitL)を保持する。 - 特許庁

A flip-flop circuit 82-L-K holds the inputted digital data (a key pattern) by unit of bit, sequentially outputs the data to rear stages and finally holds a key pattern K(bitL).例文帳に追加

フリップフロップ回路82-L-Kは、入力したデジタルデータ(キーパターン)を1ビット単位で保持し、順次後段に出力し、最終的にキーパターンK(bitL)を保持する。 - 特許庁

An output signal of an exclusive OR gate circuit Ex-OR1 becomes 'L' and held in a flip-flop circuit FFC.例文帳に追加

エクスクルーシブオアゲート回路Ex−OR1の出力信号は、“L”となり、フリップフロップ回路FFCに保持される。 - 特許庁

The trigger signal VCO_delay is being input to a trigger terminal T of a flip-flop 11_1, the frequency dividing signal VCO_div2 being output from the flip-flop 11_1 is shifted from 'H' level to 'L' level, and the flip-flop 11_1 is brought into a reset state.例文帳に追加

トリガ信号VCO_delayはフリップフロップ11_1のトリガ端子Tに入力されており、フリップフロップ11_1から出力されている分周信号VCO_div2を‘H’レベルから‘L’レベルに遷移して、フリップフロップ11_1をリセット状態にする。 - 特許庁

When Low is outputted from an OR circuit 39 every 2ms (K), Hi is inputted to a PR terminal of a D flip-flap 42 (L).例文帳に追加

オア回路39から2ms毎にLowが出力されると(K)、Dフリップフロップ42のPR端子へHiが入力される(L)。 - 特許庁

例文

An input terminal D of a flip flop 105 is set to L level on a timing of insertion of the PC card 102 to a 68-pin connector 103.例文帳に追加

PCカード102が68ピンコネクタ103に挿入されたタイミングでフリップフロップ105の入力端子DはLレベルになる。 - 特許庁

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「FLIP-L」の部分一致の例文検索結果

該当件数 : 36



例文

When Low is outputted at every 2ms from an OR circuit 39 (K), Hi is inputted to the PR terminal of a D flip-flop 42 (L).例文帳に追加

オア回路39から2ms毎にLowが出力されると(K)、Dフリップフロップ42のPR端子へHiが入力される(L)。 - 特許庁

When Low is output from an OR circuit 39 every 2 ms (K), Hi is input to a PR terminal of a D flip-flop 42 (L).例文帳に追加

オア回路39から2ms毎にLowが出力されると(K)、Dフリップフロップ42のPR端子へHiが入力される(L)。 - 特許庁

The output of the flip-flop circuit 12 is "H" all the time, because a signal level of an output terminal PWM2 is not brought into the "L" in 60 Hz.例文帳に追加

また60Hzである場合には、出力端子PWM2の信号レベルは「L」にならず、フリップフロップ回路12の出力は常に「H」となる。 - 特許庁

But, the flip flop 105 sets an output terminal Q to L level on a prescribed timing of a clock signal which is output from a host computer 101.例文帳に追加

しかし、フリップフロップ105は、ホストコンピュータ101から出力されるクロック信号の所定のタイミングで出力端子QをLレベルにする。 - 特許庁

Therefore, a relative error in the length of a gate in the flip flop group becomes as large asL/L'.例文帳に追加

従って、クロックドライバにおけるゲート長の相対誤差の大きさは「ΔL/(L+α)」となり、フリップフロップ群におけるゲート長の相対誤差の大きさは「ΔL/L」となる。 - 特許庁

By connecting a ground terminal and a power source terminal of flip flop to a smoothing means, DC voltages VHigh and VLow are outputted that are potentials for an output terminal Q of the flip flop to be H level or L level.例文帳に追加

また、フリップフロップの電源端子とグランド端子を平滑化手段に接続することにより、フリップフロップの出力端子QがHレベル及びLレベルとなるときの電位となる直流電圧VHigh、VLowを出力する。 - 特許庁

When a gate becomes longer by a length ΔL due to dimensional deviation, the gate of a transistor that forms a clock driver becomes 'L+ΔL' in length, and the gates of transistors that form a flip-flop group become as long as 'L+ΔL'.例文帳に追加

寸法ずれによりゲート長が「ΔL」だけ長くなった場合、クロックドライバを構成するトランジスタのゲート長は「L+α+ΔL」となり、フリップフロップ群を構成するトランジスタのゲート長は「L+ΔL」となる。 - 特許庁

例文

In a flip-flop circuit 12, "H" is read in synchronized with the edge of the zero-cross detecting signal, and an output is "L" all the time because the "L" of a reset input terminal RST has priority when the power source frequency is 50 Hz.例文帳に追加

フリップフロップ回路12ではゼロクロス検出信号のエッジに同期して「H」を読み込むが、電源周波数が50Hzである場合にはリセット入力端子RSTの「L」が優先するので出力は常に「L」となる。 - 特許庁

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