I/O chipとは 意味・読み方・使い方

To reduce the chip size of a semiconductor chip having an area bump structure by laying out an I/O cell with optimality in the semiconductor chip.例文帳に追加

エリアバンプ構造の半導体チップに最適化したＩ／Ｏセルのレイアウトを施すことにより、チップサイズを縮小化する。 - 特許庁

Wires 23 for connecting the stacked chip 10 to the mother chip 1 and digital wiring 125 are connected to the group of I/O cells 22, without crossing the analog cell 4.例文帳に追加

スタックチップ１０とマザーチップ１とを接続するワイヤ２３やデジタルの配線１２５は、アナログセル４とは交差せずにI/Oセル群２２に接続されている。 - 特許庁

MULTILAYER SEMICONDUCTOR CHIP PACKAGE HAVING A PLURALITY OF I/O PINS AND LEAD FRAME FOR USE THEREIN例文帳に追加

複数のＩ／Ｏピン積層半導体チップパッケージ及びこれに使われるリードフレーム - 特許庁

The area I/O 3 is arranged at an arbitrary position in a gate region 5 on a chip 1 or on the periphery thereof and includes a plurality of I/O buffers.例文帳に追加

エリアＩ／Ｏ３は、チップ１上のゲート領域５又は周辺部の任意の位置に配設され、複数のＩ／Ｏバッファを含む。 - 特許庁

A power source line 13 for an I/O cell formed with a power source pad 13a for the I/O cell and a ground line 15 for the I/O cell formed with a ground pad 15a for an inside I/O cell are formed in an area between an inside cell area 7 and an I/O cell area 11 of a semiconductor chip 3.例文帳に追加

半導体チップ３の内部セル領域７とＩ／Ｏセル領域１１の間の領域に、Ｉ／Ｏセル用電源パッド１３ａが形成されたＩ／Ｏセル用電源ライン１３と、Ｉ／Ｏセル用グランドパッド１５ａが形成されたＩ／Ｏセル用グランドライン１５が形成されている。 - 特許庁

The I/O cells 110b for a GND and the first exclusive I/O cell 122 connect the ground to the circuits in the semiconductor chip 104.例文帳に追加

また、ＧＮＤ用Ｉ／Ｏセル１１０ｂ及び第１の専用Ｉ／Ｏセル１２２は、半導体チップ１０４内の回路にグラウンドを接続する。 - 特許庁

To reduce the layout area of a semiconductor chip by laying out a pad lead-out portion substantially in the center of an I/O portion in a PAD on I/O cell structure.例文帳に追加

ＰＡＤ ｏｎ Ｉ／Ｏセル構造において、パッド引き出し部のレイアウトをＩ／Ｏ部の略中心に配置し、半導体チップのレイアウト面積を削減する。 - 特許庁

Interfacing, between bare chips IP 2, 3, and so on, constituting a multi-chip module and the external device of the multi-chip module, is attained Via I/O dedicated bare chip IP1.例文帳に追加

マルチチップモジュールを構成するベアチップＩＰ２，３，…と、マルチチップモジュールの外部機器とのインターフェースは、Ｉ／Ｏ専用ベアチップＩＰ１を通して行なう。 - 特許庁