L-VDDとは 意味・読み方・使い方

When the reset signal RS becomes "L", the transistors 401 and 402 are turned on and off, respectively, and the capacitor C1 and the liquid crystal C2 are charged by a power source Vdd.例文帳に追加

リセット信号ＲＳが“Ｌ”になると、トランジスタ４０１，４０２がそれぞれＯＮ，ＯＦＦし、キャパシタＣ１、液晶Ｃ２は電源Ｖｄｄにより充電される。 - 特許庁

When the reset signal RS is turned into 'L', transistors 401 and 402 are respectively turned on and off and the capacitor C1 and liquid crystal C2 are charged by a power source Vdd.例文帳に追加

リセット信号ＲＳが“Ｌ”になると、トランジスタ４０１，４０２がそれぞれＯＮ，ＯＦＦし、キャパシタＣ１、液晶Ｃ２は電源Ｖｄｄにより充電される。 - 特許庁

At application of a power supply voltage VDD (2.5 V) to a power terminal 31, a control section 34 outputs a control signal CON at an 'L' level for a prescribed time.例文帳に追加

電源端子３１に電源電圧ＶＤＤ（２．５Ｖ）が投入されると、制御部３４から所定時間の間、“Ｌ”の制御信号ＣＯＮが出力される。 - 特許庁

Since the transmission gates S1, S2 are in a conductive state and the transmission gate S3 is in a cut-off state when a clock signal CLK 2 is at an L level, the capacitors C1, C2 respectively store electric charges VDD 1×C_C1, VDD 1×C_C2.例文帳に追加

クロック信号ＣＬＫ２がＬレベルである場合には、トランスミッションゲートＳ１，Ｓ２は導通状態となり、トランスミッションゲートＳ３は遮断状態となるので、容量Ｃ１，Ｃ２には電荷ＶＤＤ１×Ｃ_Ｃ１，ＶＤＤ１×Ｃ_Ｃ２がそれぞれ貯められる。 - 特許庁

For a period when an L level is outputted from the clock buffer B1, a transistor P1 is controlled into a conductive state to connect the external power supply VDD to the clock buffer B1.例文帳に追加

クロックバッファＢ１にＬレベルを出力させる期間ではトランジスタＰ１を導通状態に制御して外部電源ＶＤＤとクロックバッファＢ１とを接続する。 - 特許庁

A pulse signal generator 2 is connected between the oscillator 1 and the electric power supply Vdd, and electric power is made to be supplied to the oscillator 1 by a L level pulse signal.例文帳に追加

パルス信号発生器２は、発振器１と電源Ｖｄｄの間に接続され、Ｌレベルのパルス信号によって発振器１に電力が供給されるようにしている。 - 特許庁

When a power supply V1 is applied to a power supply terminal Vdd, a reset IC2 outputs a first reset signal R1 for a fixed time t1 and then cancels the reset and when the power supply V1 of the power supply terminal Vdd is turned off, the reset signal is at "L" level.例文帳に追加

リセットＩＣ２は、電源端子Ｖｄｄへ電源Ｖ１が加えられた時、一定時間ｔ１の間第１のリセット信号Ｒ１を出力した後リセットを解除し、電源端子Ｖｄｄの電源Ｖ１がＯＦＦとされた時リセット信号を”Ｌ”レベルとする。 - 特許庁

When a power supply V2 is applied to the power supply terminal Vdd, a second reset IC9 outputs a second reset signal R2 for a fixed time t2 and then cancels the reset and when the power supply of the power supply terminal Vdd is turned off, the reset signal R2 is at "L" level.例文帳に追加

第２のリセットＩＣ９は、電源端子Ｖｄｄへ電源Ｖ２が加えられた時、一定時間ｔ２の間第２のリセット信号Ｒ２を出力した後リセットを解除し、電源端子Ｖｄｄの電源がＯＦＦとされた時、リセット信号Ｒ２を”Ｌ”レベルとする。 - 特許庁