NAND circuitsとは 意味・読み方・使い方

The XOR circuits 224 to 226 in the second and subsequent stages can switch to NAND circuits or NOR circuits in response to the switch signals.例文帳に追加

２段目以降のＸＯＲ回路２２４〜２２６は、切替信号に応答して、ＮＡＮＤ回路またはＮＯＲ回路に切り替え可能に構成されている。 - 特許庁

The latch circuit (14; 64) includes first and second logical operation circuits (for example, a NAND circuit).例文帳に追加

ラッチ回路（１４；６４）は、第１および第２の論理演算回路（たとえば、ＮＡＮＤ回路）を含む。 - 特許庁

In this case, the NAND circuits 1320 and the NOT circuits 1330 are arranged in the direction orthogonal to the direction in which the scanning lines are formed.例文帳に追加

この際、ＮＡＮＤ回路１３２０とＮＯＴ回路１３３０とを走査線１１２の形成方向とは直交する方向に配列させる。 - 特許庁

The clock synchronous circuits 6 consist of NAND circuits 6a, 6b, synchronize with a high level of an internal clock signal ϕCK and transfer an address signal.例文帳に追加

クロック同期回路６は否定論理積回路６ａ，６ｂからなり、内部クロック信号φＣＫのハイレベルに同期してアドレス信号を転送する。 - 特許庁

The initialization signal I and the output signal of the four-input NAND circuit 9 are inputted to a NAND circuit 21 and the output thereof is inputted through an inverter circuit 22 to two-input NAND circuits 5 and 8.例文帳に追加

ＮＡＮＤ回路２１には初期化信号Ｉおよび４入力ＮＡＮＤ回路９の出力信号を入力し、その出力をインバータ回路２２を通して２入力ＮＡＮＤ回路５および８へ入力する。 - 特許庁

Flip-flop circuits 21-25 for composing a prescaler 16 and NAND circuits 26-29 are arranged in two parallel rows on a semiconductor substrate.例文帳に追加

プリスケーラ１６を構成するフリップフロップ回路２１〜２５、ＮＡＮＤ回路２６〜２９は、半導体基板上において、互いに平行な２本の列上に並べられる。 - 特許庁

When the voltage at the output terminal 46 reaches +1V or -1v at this time, comparator circuits 41, 42 and flip-flop circuits comprising NAND gates 44, 45 change over the switch elements 36, 37.例文帳に追加

この時、出力端４６の電圧が±１Ｖになると、比較回路４１，４２およびナンドゲート４４，４５によるフリップフロップによってスイッチ素子３６，３７が切り換えられる。 - 特許庁

Each of delay circuits UDCM0 to UDCMn+1 comprises first and second inverters 15a and 15b, first and second NAND circuits 16a and 16b, a switching transistor 17, and a transfer gate 18, and a delay circuit of a front stage and a delay circuit of a rear stage are connected through the second NAND circuit 16b.例文帳に追加

各遅延回路UDCM0〜UDCMn+1を、第１及び第２インバータ１５ａ，１５ｂ、第１及び第２ナンド回路１６ａ，１６ｂ、スイッチングトランジスタ１７及びトランスファーゲート１８で構成するとともに、その第２ナンド回路１６ｂを介して前段の遅延回路と後段の遅延回路とを接続するようにした。 - 特許庁