「NAND circuits」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The outputs of the NAND circuits 8, 9 are respectively connected to one inputs of NOR circuits 11, 12.例文帳に追加

ＮＡＮＤ回路８，９の出力はＮＯＲ回路１１，１２の各一方の入力に接続されている。 - 特許庁

The outputs of the inverters 6, 7 are respectively connected to the inputs of NAND circuits 8, 9.例文帳に追加

インバータ回路６，７の出力はＮＡＮＤ回路８，９の入力に接続されている。 - 特許庁

The XOR circuits 224 to 226 in the second and subsequent stages can switch to NAND circuits or NOR circuits in response to the switch signals.例文帳に追加

２段目以降のＸＯＲ回路２２４〜２２６は、切替信号に応答して、ＮＡＮＤ回路またはＮＯＲ回路に切り替え可能に構成されている。 - 特許庁

The latch circuit (14; 64) includes first and second logical operation circuits (for example, a NAND circuit).例文帳に追加

ラッチ回路（１４；６４）は、第１および第２の論理演算回路（たとえば、ＮＡＮＤ回路）を含む。 - 特許庁

In this case, the NAND circuits 1320 and the NOT circuits 1330 are arranged in the direction orthogonal to the direction in which the scanning lines are formed.例文帳に追加

この際、ＮＡＮＤ回路１３２０とＮＯＴ回路１３３０とを走査線１１２の形成方向とは直交する方向に配列させる。 - 特許庁

The clock synchronous circuits 6 consist of NAND circuits 6a, 6b, synchronize with a high level of an internal clock signal ϕCK and transfer an address signal.例文帳に追加

クロック同期回路６は否定論理積回路６ａ，６ｂからなり、内部クロック信号φＣＫのハイレベルに同期してアドレス信号を転送する。 - 特許庁

The initialization signal I and the output signal of the four-input NAND circuit 9 are inputted to a NAND circuit 21 and the output thereof is inputted through an inverter circuit 22 to two-input NAND circuits 5 and 8.例文帳に追加

ＮＡＮＤ回路２１には初期化信号Ｉおよび４入力ＮＡＮＤ回路９の出力信号を入力し、その出力をインバータ回路２２を通して２入力ＮＡＮＤ回路５および８へ入力する。 - 特許庁

Flip-flop circuits 21-25 for composing a prescaler 16 and NAND circuits 26-29 are arranged in two parallel rows on a semiconductor substrate.例文帳に追加

プリスケーラ１６を構成するフリップフロップ回路２１〜２５、ＮＡＮＤ回路２６〜２９は、半導体基板上において、互いに平行な２本の列上に並べられる。 - 特許庁

When the voltage at the output terminal 46 reaches +1V or -1v at this time, comparator circuits 41, 42 and flip-flop circuits comprising NAND gates 44, 45 change over the switch elements 36, 37.例文帳に追加

この時、出力端４６の電圧が±１Ｖになると、比較回路４１，４２およびナンドゲート４４，４５によるフリップフロップによってスイッチ素子３６，３７が切り換えられる。 - 特許庁

Each of delay circuits UDCM0 to UDCMn+1 comprises first and second inverters 15a and 15b, first and second NAND circuits 16a and 16b, a switching transistor 17, and a transfer gate 18, and a delay circuit of a front stage and a delay circuit of a rear stage are connected through the second NAND circuit 16b.例文帳に追加

各遅延回路UDCM0〜UDCMn+1を、第１及び第２インバータ１５ａ，１５ｂ、第１及び第２ナンド回路１６ａ，１６ｂ、スイッチングトランジスタ１７及びトランスファーゲート１８で構成するとともに、その第２ナンド回路１６ｂを介して前段の遅延回路と後段の遅延回路とを接続するようにした。 - 特許庁

The signal S20 is given together with the signal S40 to a NAND 50, and accordingly a signal S50 of the NAND 50 is fixed to "L" during the delay time by the integration circuits from the rise of the clock signal CLK.例文帳に追加

信号Ｓ２０は信号Ｓ４０と共にＮＡＮＤ５０に与えられるので、このＮＡＮＤ５０の信号Ｓ５０は、クロック信号ＣＬＫの立ち上がり時点から積分回路による遅延時間の間、“Ｌ”に固定される。 - 特許庁

An output buffer is provided with a NAND circuit ND1, NMOS transistors NT1, NT2, driving circuits 21 to 24 and a delay circuit 24.例文帳に追加

出力バッファは、ＮＡＮＤ回路ＮＤ１と、ＮＭＯＳトランジスタＮＴ１，ＮＴ２と、駆動回路２１−２３と、遅延回路２４とを備える。 - 特許庁

Logical circuits of shift registers 32, 33, a NOT circuit 34, and a NAND circuit 35, detect completion of rise of the demodulated TDD switching signal.例文帳に追加

シフトレジスタ３２，３３と、ＮＯＴ回路３４と、ＮＡＮＤ回路３５との論理回路は、復調ＴＤＤ切替信号の立ち上がりの完了を検出する。 - 特許庁

Delay signals outputted from the delay circuits 11 to 14 are supplied to one-input sides of NAND gates G11 to G14 for High output selection.例文帳に追加

フィードバック付遅延回路１１〜１４から出力される遅延信号はHigh出力選択用ＮＡＮＤゲートＧ１１〜Ｇ１４の一方入力に付与される。 - 特許庁

To perform rewriting control with a small number of circuits by storing the number of times of rewriting in a memory element analogically in a NAND type flash memory.例文帳に追加

ＮＡＮＤ型フラッシュメモリにおいて、書き換え回数をメモリセルと同様の記憶素子にアナログ的に記憶し、少ない回路数で書き換え制御を行う。 - 特許庁

This Schmitt input circuit is provided with an input terminal 101, NAND circuits 102, 105, and 106, an NOR circuit 103, inverter circuits 104, 107, and 108, and an output terminal 109.例文帳に追加

本発明のシュミット入力回路は、入力端子１０１と、ＮＡＮＤ回路１０２、１０５及び１０６と、ＮＯＲ回路１０３と、インバータ回路１０４、１０７及び１０８と、出力端子１０９と、を備えている。 - 特許庁

The ring oscillator performs oscillation at desired oscillation period by serially connecting delay circuits 1-5 with selecting functions and NAND gates 6-10, and constituting a loop as a whole.例文帳に追加

この発明は、選択機能付き遅延回路１〜５とナンドゲート６〜１０とを直列接続するとともに、全体でループを構成して所望の発振周期で発振する。 - 特許庁

When a signal S20 of the NAND 20 rises, a signal S40 of an integration part 40 falls after delay time by the integration circuits of the integration parts 30 and 40.例文帳に追加

ＮＡＮＤ２０の信号Ｓ２０が立ち上がると、積分部３０，４０の積分回路による遅延時間の後、この積分部４０の信号Ｓ４０が立ち下がる。 - 特許庁

NAND circuits 4g and 4h input outputs of EXCLUSIVE-OR circuits 3g and 3h, deciding timing signals 4a and 4b generated from a timing generator 1 and an expected value pattern 4e to be output from a pattern generator 6.例文帳に追加

ＮＡＮＤ回路４ｇ，４ｈはＥＸＯＲ回路３ｇ，３ｈ各々の出力とタイミング発生器１の発生する判定タイミング信号４ａ・４ｂとパタン発生器６から出力される期待値パタン４ｅを入力とする。 - 特許庁

Signals S11, S12 output from the D-flipflops 11, 12 are supplied to data input terminals of fail memories 30, 31, respectively through NAND circuits 17, 18, and signals S21, S22 output from the D-flipflops 13, 14 are supplied to data input terminals of the fail memories 30, 31, respectively through the NAND circuits 17, 18.例文帳に追加

Ｄフリップフロップ１１，１２から出力される信号Ｓ１１，Ｓ１２はＮＡＮＤ回路１７，１８各々を介してフェイルメモリ３０，３１のデータ入力端にそれぞれ供給され、Ｄフリップフロップ１３，１４から出力される信号Ｓ２１，Ｓ２２はＮＡＮＤ回路１７，１８各々を介してフェイルメモリ３０，３１のデータ入力端にそれぞれ供給される。 - 特許庁

NAND gate circuits G1-G4 share an n-type MOS field effect transistor N2 having a current path connected between a node Q where a signal appears and the ground VSS.例文帳に追加

否定的論理積ゲート回路Ｇ１〜Ｇ４は、信号が現れるべきノードＱとグランドＶＳＳとの間に電流経路が接続されたｎ型ＭＯＳ電界効果トランジスタＮ２を共有する。 - 特許庁

An encoder detects a run position of the pulse signal in the pulse running circuit 10 based on output signals from the respective NAND circuits 111-142, and outputs data corresponding to the run position.例文帳に追加

エンコーダは、ＮＡＮＤ回路１１１〜１４２の各々からの出力信号に基づきパルス走行回路１０内でのパルス信号の走行位置を検出し、走行位置に応じたデータを出力する。 - 特許庁

The latch 1 installed in an I/O part or the like of this semiconductor circuit device is constituted from inverters 2-13, logical sum circuits 14, 15, a NAND circuit 16, and a NOR circuit 17.例文帳に追加

半導体集積回路装置のＩ／Ｏ部などに設けられたラッチ１は、インバータ２〜１３、論理和回路１４，１５、否定論理積回路１６、ならびに否定論理和回路１７から構成されている。 - 特許庁

In a pulse running circuit 10, a plurality of identical NAND circuits 111-142 in each of which delay time between an input signal and an output signal changes according to the size of a power source or a current source are connected in series, and a starting signal for starting run of a pulse signal is input in the NAND circuit 111.例文帳に追加

パルス走行回路１０は、入力信号と出力信号との遅延時間が電源又は電流源の大きさに応じて変化する、同一のＮＡＮＤ回路１１１〜１４２が複数個直列に連結されると共に、ＮＡＮＤ回路１１１に対して、パルス信号の走行を開始させる起動信号が入力される。 - 特許庁

The delay flip-flop circuit can increase the operation speed of data storage and data output by decreasing number of overall pass through transistor gate stages, from 6 stages of a conventional delay flip-flop circuit to 2 stages through the combination of the NOR-NAND circuits NND1-NND4, whose configuration is simplified, and the inverters INV1, INV2.例文帳に追加

ディレイフリップフロップ回路は、構成が簡略化されたNOR-NAND回路NND1〜NND4及びインバータINV1及びインバータINV2の組み合わせにより、全体の通過トランジスタゲート段数を従来のディレイフリップフロップ回路の６段から２段まで減少させることにより、データ保持及びデータ出力の動作速度を高速化することが出来る。 - 特許庁

A relay 4c of a primary impedance changeover circuit 4 validates either of impedance adjustment circuits 4a, 4b under the control in response to a state of the control signals S1, S2 through a NAND gate 22 and a driver 11.例文帳に追加

一次側インピーダンス切換回路４では、ＮＡＮＤゲート２２およびドライバ１１による制御信号Ｓ１，Ｓ２の状態に応じた制御の下に、リレー４ｃがインピーダンス調整回路４ａ，４ｂのいずれかを有効とする。 - 特許庁

When the detection result (f) reaches 0, each of the shift registers 15, 17 of the protection circuits 51-58 is reset, and since an output of NAND gates 16, 18 becomes '1', an output value of a F/F 19 is unchanged but keeps a previous value.例文帳に追加

検出結果ｆが０になると、保護回路５１〜５８のシフトレジスタ１５，１７がリセットされ、ＮＡＮＤゲート１６，１８の出力が１となるため、Ｆ／Ｆ１９の出力値は変化せず、前値保持となる。 - 特許庁

In respective unit circuits 10, the gate of a switching transistor 1 is connected to the output terminal of two inputs NAND gates 3 through an inverter 4 while the other terminal of a resistive element 2 is connected to a row power source line 12.例文帳に追加

各ユニット回路１０において、スイッチングトランジスタ１のゲートは、２入力ＮＡＮＤゲート３の出力端子とインバータ４を介して接続され、抵抗素子２の他方の端子はロウ電源線１２と接続されている。 - 特許庁

At this point, in a data line selection circuit 150 for determining data lines 114 to be sampled, NAND circuits 1512 of odd-numbered columns are made effective by supply of one of enable signals Enb1-Enb4 in the first half period Sub1 and NAND circuit 1522 of even-numbered columns are made effective by supply of one of enable signals Enb5-Enb8 in the second half period Sub2.例文帳に追加

このとき、サンプリングすべきデータ線１１４を決めるデータ線選択回路１５０においては、前半期間Ｓub1で奇数列のＮＡＮＤ回路１５１２についてイネーブル信号Ｅnb1〜Ｅnb4のいずれかの供給で有効とさせ、後半期間Ｓub2で偶数列のＮＡＮＤ回路１５２２についてイネーブル信号Ｅnb5〜Ｅnb8のいずれかの供給で有効とさせる。 - 特許庁

An output signal of a shift register 140 wherein 131 stages of latch circuits 1450 are connected, is branched to two paths, NAND circuits 142 are provided in the respective branch paths, and a sampling switch 148 is turned on based on the output signal to sample an image signal on a data line 114.例文帳に追加

ラッチ回路１４５０が１３１段接続されたシフトレジスタ１４０の出力信号を２つの経路に分岐するとともに、これらの分岐経路にそれぞれＮＡＮＤ回路１４２を設けて、この出力信号に基づいてサンプリングスイッチ１４８をオンさせて、データ線１１４に画像信号をサンプリングさせる。 - 特許庁

In this vertical field effect transistor laminated in its thickness direction, at least either an NOR circuit or an NAND circuit among logical circuits is realized according to the arrangement positions of a semiconductor layer and a gate electrode 4.例文帳に追加

厚み方向に積層される縦型の電界効果トランジスタにおいて、半導体層とゲート電極４との配設位置によって、論理回路のうちＮＯＲ回路およびＮＡＮＤ回路の少なくともいずれか一方を実現する。 - 特許庁

Then this enable signal ENB is a signal which is common to all 3-input NAND circuits, the output timing is within a period output signals of adjacent output stage overlap, and the pulse width is narrower than the period.例文帳に追加

そして、このイネーブル信号ＥＮＢは、全ての３入力ＮＡＮＤ回路について共通の信号とし、出力タイミングは、隣接する出力段の出力信号が重なる期間内とし、パルス幅は、当該期間よりも短い幅とする。 - 特許庁

Shield wiring 24 or scan paths 26_1 to 26_3, whose signal levels in normal operation are held constant by NAND circuits 14_1 to 14_3, are wired on both sides of a clock path 22 adjacently to the clock path 22.例文帳に追加

シールド配線２４及びＮＡＮＤ回路１４_１〜１４_３により通常動作時の信号レベルが一定に保たれるスキャンパス２６_１〜２６_３の一方がクロックパス２２に隣接するように、クロックパス２２の両側に配線されている。 - 特許庁

The operating efficiency of the circuit cells is enhanced by incorporating in advance a NAND circuit U1 in heavy usage in various digital circuits such as multipliers to each circuit cell so as to suppress the whole size of the semiconductor integrated circuit.例文帳に追加

乗算器などの種々のディジタル回路において多用されるＮＡＮＤ回路Ｕ１を回路セル中に予め内蔵させることにより、回路セルの使用効率の向上を図り、半導体集積回路の全体のサイズを抑えることができる。 - 特許庁

At least one of inverter circuits 21 for a plurality of stages comprising a clock buffer part 121 of a scan line driving circuit 12 is composed of a NAND circuit 22 and a voltage to be impressed to the drain of n-ch TFT is divided.例文帳に追加

走査線駆動回路１２のクロックバッファ部１２１を構成する複数段のインバータ回路２１のうちの少なくとも一つをＮＡＮＤ回路２２で構成して、ｎ−ｃｈＴＦＴのドレインに印加される電圧を分圧するようにした。 - 特許庁

In this case, active periods of output signals from each NAND circuit 1464 provided between of two continuous unit circuits 1430 and corresponding to them, respectively are restricted by a signal obtained by delaying a signal outputted from a unit circuit 1430 at the rear stage of the two continuous unit circuits by td (each NOR circuit 1474).例文帳に追加

この場合に、連続する２つの単位回路１４３０の間にそれぞれ対応して設けられる各ＮＡＮＤ回路１４６４の出力信号のアクティブ期間を、該連続する２つの単位回路のうち後段の単位回路１４３０から出力される信号をｔｄだけ遅延させた信号により制限する（各ＮＯＲ回路１４７４）。 - 特許庁

In this case, an active period of an output signal of each NAND circuit 1464 arranged correspondingly between two successive unit circuits 1430 is limited by a signal delayed by td from a signal outputted from the latter stage unit circuit 1430 of the successive two unit circuits (each NOR circuit 1474).例文帳に追加

この場合に、連続する２つの単位回路１４３０の間にそれぞれ対応して設けられる各ＮＡＮＤ回路１４６４の出力信号のアクティブ期間を、該連続する２つの単位回路のうち後段の単位回路１４３０から出力される信号をｔｄだけ遅延させた信号により制限する（各ＮＯＲ回路１４７４）。 - 特許庁

In a VCO consisting of a triple ring oscillator and output inverters, two inverts 201 and 202 and an RS flip-flop circuit 400 consisting of two NAND circuits 401 and 402 are connected to a post-stage of the ring oscillator 100 and an output waveform of the circuit 400 is used for an output waveform of the VCO.例文帳に追加

３連のリングオシレータと出力インバータからなるＶＣＯにおいて、リングオシレータ１００の後段に、２個のインバータ２０１、２０２と、２個のＮＡＮＤ回路４０１、４０２からなるＲＳ−フリップフロップ回路４００を接続し、その出力波形をＶＣＯの出力波形とした。 - 特許庁

This characteristics evaluation device for the transistor has a plurality of unit circuits 10, including the transistor 1 of a measuring object with a gate connected to an output terminal of a two-input NAND circuit 2 via an inverter 3, with a drain connected to a column electric power source 11, and with a source connected to a row electric power source 12.例文帳に追加

トランジスタの特性評価装置は、ゲートが２入力ＮＡＮＤ回路２の出力端子とインバータ３を介して接続され、ドレインがカラム電源線１１と接続され、ソースがロウ電源線１２と接続された測定対象のトランジスタ１を含む複数のユニット回路１０を有している。 - 特許庁

At this time, an NAND circuit 503a is provided in each even numbered transfer circuit and, on the other hand, an NOR circuit 503b is provided in each odd numbered transfer circuit and outputs of these circuits are controlled respectively by control signals PWM1 to PWM4 at timing when malfunction is to be generated.例文帳に追加

ここで、偶数行目の転送回路にはＮＡＮＤ回路５０３ａが備えられる一方、奇数行目の転送回路にはＮＯＲ回路５０３ｂが備えられて、その出力を、誤動作が発生するタイミングにて、それぞれ制御信号ＰＷＭ１〜ＰＷＭ４によって制御する。 - 特許庁

Based on the anode driving voltage and power saving set voltage supplied from anode driving voltage waveform generation parts 441 to 448 and a power saving setting register 40, NAND circuits 451 to 4512 determine the presence of anode driving voltages in a power saving mode, and output "0" when all the anode driving voltages are "0".例文帳に追加

ＮＡＮＤ回路４５１〜４５１２は、アノード駆動電圧波形生成部４４１〜４４８と省電力設定レジスタ４０から供給されるアノード駆動電圧と省電力設定電圧に基づいて、省電力モードのときのアノード駆動電圧の有無を判別し、アノード駆動電圧が全て「０」になると「０」を出力する。 - 特許庁

Plural redundancy selecting signal lines are made common every plural lines and connected to input terminals of a 3 input NAND gate 5 from redundancy selecting circuits 2A, 2B, 2C in which address decode-signal lines 1A, 1B, 1C are connected to its input terminal and a redundancy cell selecting signal line is connected to its output terminal, and a redundancy cell selecting signal is outputted.例文帳に追加

入力端にアドレスデコード信号線１Ａ、１Ｂ及び１Ｃが接続され出力端にリダンダンシーセル選択信号線が接続されたリダンダンシー選択回路２Ａ、２Ｂ及び２Ｃから、３入力ＮＡＮＤゲート５に複数の前記リダンダンシー選択信号線が複数本ずつ共通化され、ＮＡＮＤゲート５の入力端に接続されて、リダンダンシーセル選択信号を出力する。 - 特許庁

In a display device including a pixel section and a driver circuit on the same insulator, the driver circuit comprises: a decoder 100 having a plurality of NAND circuits including p-channel TFTs 104-106 connected in parallel and p-channel TFTs 107-109 connected in series; and a buffer section 101 having a plurality of buffers including three p-channel TFTs 114-116.例文帳に追加

同一の絶縁体上に画素部および駆動回路を含む表示装置において、駆動回路は、並列に接続されたｐチャネル型ＴＦＴ１０４〜１０６および直列に接続されたｐチャネル型ＴＦＴ１０７〜１０９を含む複数のＮＡＮＤ回路を有したデコーダ１００と、三つのｐチャネル型ＴＦＴ１１４〜１１６を含む複数のバッファを有したバッファ部１０１とを含むことを特徴とする。 - 特許庁

In a display device including a pixel portion and a driver circuit on one insulator, the driver circuit comprises a decoder 100 including plural NAND circuits including p-channel TFTs 104-106 connected in parallel and p-channel TFTs 107-109 connected in series, and a buffer portion 101 including plural buffers including three p-channel TFTs 114-116.例文帳に追加

同一の絶縁体上に画素部および駆動回路を含む表示装置において、駆動回路は、並列に接続されたｐチャネル型ＴＦＴ１０４〜１０６および直列に接続されたｐチャネル型ＴＦＴ１０７〜１０９を含む複数のＮＡＮＤ回路を有したデコーダ１００と、三つのｐチャネル型ＴＦＴ１１４〜１１６を含む複数のバッファを有したバッファ部１０１とを含むことを特徴とする。 - 特許庁