NPN junctionとは 意味・読み方・使い方

The PWM signal sent to the integration circuit is converted into a DC voltage by this circuit and is inputted to the base of an NPN junction transistor 108.例文帳に追加

積分回路に送られたPWM信号は、積分回路によって直流電圧に変換され、NPN接合型トランジスタ１０８のベースに入力される。 - 特許庁

A protective element including pn junction areas 21 and 22 is formed around the npn transistor 1.例文帳に追加

ＮＰＮトランジスタ１の周囲には、ＰＮ接合領域２１、２２を有する保護素子が形成されている。 - 特許庁

This pressure-resistant analog switch circuit is provided with a high pressure-resistant junction type FET 71, resistances 72 and 73, a diode 74, and an NPN transistor 75.例文帳に追加

高耐圧接合型ＦＥＴ７１と、抵抗７２，７３と、ダイオード７４と、ＮＰＮトランジスタ７５とを備える。 - 特許庁

The outer base 36 of an npn bipolar transistor uses n^+-polysilicon to form a tunnel junction 24 with its inner base 38.例文帳に追加

ＮＰＮ型バイポーラトランジスタの外部ベース３６にＮ^+ポリシリコンを用いることにより、内部ベース３８との間にトンネル接合２４を形成する。 - 特許庁

On the basis of the input signal to the base, the NPN junction transistor 108 causes a current supplied from a 5V voltage power source 110 as an amplification current to flow from the collector to the emitter, and it is outputted to an output terminal 109.例文帳に追加

このベースの入力信号に基づいてNPN接合型トランジスタ１０８が、増幅電流として5V電圧電源１１０から供給される電流を、コレクタからエミッタに流し、出力端子１０９に出力させる。 - 特許庁

In such a semiconductor device, propagation of noise between the first and second element formation areas 20, 30 can be suppressed by a depletion layer configured between the PNP junction or the NPN junction.例文帳に追加

このような半導体装置では、ＰＮＰ接合またはＮＰＮ接合の間に構成される空乏層により、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。 - 特許庁

Because of such the structure, when negative ESD surge is applied to a pad for a base electrode, the pn junction areas 21 and 22 are broken down to protect the npn transistor 1.例文帳に追加

この構造により、ベース電極用のパッドに負のＥＳＤサージが印加された際、ＰＮ接合領域２１、２２がブレークダウンし、ＮＰＮトランジスタ１を保護することができる。 - 特許庁

To fabricate a high quality J-FET element by a simple manufacturing process by forming an N-channel type J-FET(junction field effect transistor) element in a P-well region, having each region of an NPN transistor for common use.例文帳に追加

Ｐウェル領域内にＮチャネル型のＪ−ＦＥＴ素子を形成し、且つＮＰＮトランジスタの各領域を共用して形成することにより、高性能のＪ−ＦＥＴ素子を簡素な製造工程で形成すること。 - 特許庁