Peripheral DMA controllerとは 意味・読み方・使い方

A DMA controller 21 executes a DMA transfer of a plurality of set data stored in the NVM 23 by the activation of the CPU 20 to the peripheral circuit 22 in response to the address of the peripheral circuit 22.例文帳に追加

さらに、ＤＭＡコントローラ２１が、ＣＰＵ２０の起動でＮＶＭ２３に格納している複数の設定データを、周辺回路２２のアドレスに対応して周辺回路２２にＤＭＡ転送する。 - 特許庁

A device power supply area 120 which is unitarily power-controlled includes a general DMA controller 132 for transferring PCM data stored in a buffer memory, each peripheral device 134 of the DMA controller, and a system controller 124 which transmits a DMA transfer request.例文帳に追加

一元に電源制御がなされるデバイス電源領域１２０において、バッファメモリに格納されたＰＣＭデータを転送可能な汎用ＤＭＡコントローラ１３２、該汎用ＤＭＡコントローラの各周辺デバイス１３４、ＤＭＡ転送要求を伝達するシステムコントローラ１２４が設けられている。 - 特許庁

Using a DMA controller 320, the DMA transfer is controlled between a DRAM 204, a plurality of CPU1 and CPU2 (201 and 202), and a plurality of DMA channels (310, 311, 312) corresponding to the respective peripheral circuits as specified.例文帳に追加

ＤＲＡＭ２０４、複数のＣＰＵ１、ＣＰＵ２（２０１、２０２）、およびそれぞれ所定の周辺回路に対応した複数のＤＭＡチャネル（３１０、３１１、３１２）の間でＤＭＡコントローラ３２０によりＤＭＡ転送を制御する。 - 特許庁

A DMA controller 3 in a CPU peripheral device body 1 includes an automatic write control circuit 7 and an automatic write instruction storage area 6.例文帳に追加

ＣＰＵ周辺デバイス本体１内のＤＭＡ制御回路３に自動書込み制御回路７および自動書込み命令格納エリア６を設ける。 - 特許庁

A CPU 2, a memory 3, and a second DMAC 5 are connected to the main bus MB and peripheral devices such as a first DMA and a controller 11 incorporating a device memory are connected to the sub-bus SB.例文帳に追加

メインバスＭＢには、ＣＰＵ２、メモリ３、第２ＤＭＡＣ５が、サブバスＳＢには、第１ＤＭＡ、ディバイスメモリ内蔵のコントローラ１１などの周辺ディバイスが接続される。 - 特許庁

For example, a BusArbiter object receives data representing a substantial time required for execution of the demand from a peripheral for executing the demand from the MIPS, receives the present DMA state from a DMA controller, and transmits them to the MIPS.例文帳に追加

例えばBusArbiterオブジェクトが、ＭＩＰＳからの要求を遂行するペリフェラルフェラレルから当該要求の遂行に要した実質時間を表すデータを受け取るとともに、ＤＭＡコントローラから現在のＤＭＡの状態を受け取り、これらをＭＩＰＳに伝える。 - 特許庁

The DMA controller 320 is equipped with a priority order deciding circuit 133, which decides the priority order concerning the data input/output for not only the DMA channels of the peripheral circuits but also a plurality of CPU memories in accordance with the conditions of the control lines between the DMA channels.例文帳に追加

ＤＭＡコントローラ３２０には優先順位決定回路１３３を設け、この優先順位決定回路１３３によりＣＰＵ１、ＣＰＵ２、複数のＤＭＡチャネルの間の各制御線の状態に応じて、周辺回路のＤＭＡチャネルのみならず、複数のＣＰＵメモリに対するデータ入出力に関する優先順位を決定する。 - 特許庁