clocked flip-flopとは 意味・読み方・使い方

The clocked inverter circuit INV0 is made active when the clock signal PCLKB is in the low level to output an output signal of the flip-flop circuit FF for output to a latching circuit LATCH.例文帳に追加

クロックドインバータ回路ＩＮＶ０は、クロック信号ＰＣＬＫＢがローレベルである場合にアクティブとされ、フリップフロップ回路ＦＦの出力信号を反転して保持回路ＬＡＴＣＨに出力する。 - 特許庁

An inverter 131 and a clocked inverter 132 build up a master flip-flop, which takes in an input signal at a rising edge of a normally rotational clock signal CKP.例文帳に追加

インバータ１３１およびクロックドインバータ１３２はマスターフリップフロップを構成し、正転クロック信号ＣＫＰの立上りエッジでその入力信号を取り込む。 - 特許庁

By integrating this signal S1 by an integration circuit 23, the time having passed after the inputting of the start pulse ST to the RS flip-flop 22 is clocked.例文帳に追加

この信号Ｓ１が積分回路２３で積分されることによりスタートパルスＳＴがＲＳフリップフロップ２２に入力されてからの時間がいわば計時される。 - 特許庁

The D flip-flop consists of series connection of two clocked CMOS inverters and 2-input 2-output clocked CMOS inverters in place of two clocked CMOS static latch circuits each consisting of a MOS inverter, which is simultaneously turned on/off synchronously with biphase clock pulses that are inverted from each other.例文帳に追加

Ｄフリップフロップは、２つのクロックドＣＭＯＳインバータと１つのＭＯＳインバータとによりなるクロックドＣＭＯＳスタティックラッチ回路を２つ直列に接続したＤフリップフロップにおいて、互いに逆相関係にある２相クロックパルスに同期して同時にＯＮ／ＯＦＦするクロックドＣＭＯＳインバータどうしを、それぞれ、２入力２出力クロックドＣＭＯＳインバータと置換してなるものである。 - 特許庁

This shift register includes a plurality of stages of a flip-flop circuit each of which includes a clocked inverter, the clocked inverter includes a first transistor and a second transistor which are connected in series, a first compensation circuit including a third transistor and a fourth transistor which are connected in series, and a second compensation circuit including a fifth transistor and a transmission gate.例文帳に追加

シフトレジスタは、クロックドインバータを用いたフリップフロップ回路を複数段有し、クロックドインバータは直列に接続された第１及び第２のトランジスタと、直列に接続された第３及び第４のトランジスタを有する第１の補償回路と、第５のトランジスタ及びトランスミッションゲートを有する第２の補償回路とを有する。 - 特許庁

A diagnosis clock signal SCLK, a diagnosis clock signal CLK and the sleep mode control signal SLP carry out control operations all together, and the start and the end of the sleep mode are carried out by controlling various elements in the clocked scan flip flop 2.例文帳に追加

診断クロック信号SCLK、演算クロック信号CLKおよびスリープモード制御信号SLPは一緒に制御操作を行い、クロックドスキャン・フリップフロップ２内の種々の要素を制御して、スリープモードの開始と終了を行う。 - 特許庁

A flip-flop circuit FF shifts an output signal to the low level and outputs this output signal to a clocked inverter circuit INV0 when a clock signal PCLKB is shifted to the low level from the high level after an enable signal ENAT is shifted to the high level.例文帳に追加

フリップフロップ回路ＦＦは、イネーブル信号ＥＮＡＴがハイレベルとなった後にクロック信号ＰＣＬＫＢがハイレベルからローレベルに遷移した場合に出力信号をローレベルとしてクロックドインバータ回路ＩＮＶ０に出力する。 - 特許庁

A semiconductor circuit is provided in which two transistors being an n-channel type transistor and a p-channel type transistor are used instead of two clocked inverters occupying eight transistors in a D flip-flop in the conventional manner to reduce the number of transistors.例文帳に追加

本発明においては、従来、Ｄフリップフロップ内でトランジスタ数が８つを占めている２つのクロックドインバータの代わりに、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの２つを用いてトランジスタ数を削減する。 - 特許庁