control bussesとは 意味・読み方・使い方

The respective DMA controllers are constituted to be coupled to respective memory buses, so as to control the respective control busses.例文帳に追加

各ＤＭＡコントローラは、各メモリバスに結合され、各メモリバスを制御するように構成される。 - 特許庁

To provide a control simulation device capable of simulating an environment nearer an actual air control operation by increasing the number of moving bodies and the number of control desks even in a limited traffic capacity while reducing the quantity of data transmission on busses.例文帳に追加

バス上のデータ伝送量を低減することで、限られたトラフィック容量においても移動体数・管制卓数を増やし、より実際の航空管制業務に近い環境を模擬できる管制シミュレーション装置を提供する。 - 特許庁

A bus switching device 3 is controlled simultaneously with switching to switch the bus of the cross point 4 connected to system busses of duplexed control parts to the bus of the operating control part side, and thus operation is continued.例文帳に追加

切り替えと同時にバス切替装置３を制御して２重化された制御部のシステムバス上に接続されたクロスポイント４のバスを運用している制御部側のバスに切り替え、運用を継続できるようにする。 - 特許庁

This display device is provided with a mother board which is equipped with plural slots for mounting the cards to input video signals, and each slot is connected to system control circuits of the display device with common data busses for communication of a video signal and common serial busses for communication of a video signal.例文帳に追加

液晶表示装置において、映像信号入力用カードを装着するための複数のスロットを備えたマザーボードを備えており、各スロットは、液晶表示装置のシステム制御回路に、映像信号通信用の共通のデータバスで接続されているとともに、制御信号通信用の共通のシリアルバスで接続されている。 - 特許庁

To improve the reliability of a controller having a cross point circuit, and to easily switch a bus of a common cross point connected to independent system busses of the dual controller (control parts).例文帳に追加

クロスポイント回路を有する制御装置の信頼性向上と２重化された制御装置（制御部）の独立したシステムバス上に接続された共通のクロスポイントのバスを容易に切り替えることができるようにすることを目的とする。 - 特許庁

During a configuration control of the FPGA 21-2n by data stored in a flash memory 6, a reset signal (a) is produced by the configuration controller 5, and the FPGA 21-2n are separated from the busses 7, 8 by the bus switches 9, 10.例文帳に追加

フラッシュメモリー６に格納されたデータにより、ＦＰＧＡ２１〜２ｎをコンフィグレーション制御する期間は、コンフィグレーション制御装置５によりリセット信号ａを生成して、バススイッチ９，１０によりＦＰＧＡ２１〜２ｎをバス７，８から切り離す。 - 特許庁

The first control circuit compares address information of an address register to which address information corresponding to information stored in the cache memory can be set, with address information of the first and the second busses by first and second comparators.例文帳に追加

上記第１制御回路は、上記キャッシュメモリに格納されている情報に対応したアドレス情報のセットが可能にされたアドレスレジスタのアドレス情報と、上記第１と第２バスのアドレス情報とを第１と第２コンパレータでそれぞれ比較する。 - 特許庁