data separator circuitとは 意味・読み方・使い方

The slice circuit comprises a data bus 8, a control register 1, a text RAM 2, a digital calculation circuit 3, a timing control circuit 4, an A/D converter 5, a SYNC separator 6, and a PLL circuit 7.例文帳に追加

データバス８と、制御レジスタ１と、テキストＲＡＭ２と、デジタル演算回路３と、タイミング制御回路４と、Ａ／Ｄコンバータ５と、ＳＹＮＣセパレータ６と、ＰＬＬ回路７とで構成する。 - 特許庁

Synchronization signals VD, HD are separated from analog image data Van1 from a reproducer 110 by a separator circuit 131.例文帳に追加

再生機１１０からのアナログ画像データＶａｎ１から分離回路１３１で同期信号ＶＤ，ＨＤを分離する。 - 特許庁

To improve data transmission characteristics even when a part of a transmitted radio signal sneaks around to a circuit for reception by lack of the degree of polarized-wave separation of a polarized-wave separator.例文帳に追加

送信される無線信号の一部が偏波分離器の偏波分離度不足により受信のための回路に回り込むことがあってもデータ伝送特性を良好にする。 - 特許庁

The information reproducing device 100 is provided with a digital timer circuit 76 synchronizing with a reference clock of data separator circuit 91 for determining data from a clock from an output signal J of a TDF 70 as a means for setting a masking time of the TDF 70 for removing the mis-pulse of the reproducing digital signal d.例文帳に追加

本発明に係る情報再生装置１００には、再生ディジタル信号ｄのミスパルスを除去するＴＤＦ７０のマスク時間を設定する手段として、ＴＤＦ７０の出力信号Ｊからデータとクロックとを判別するデータセパレータ回路９１の基準クロックに同期したディジタルタイマ回路７６を設けている。 - 特許庁

This clock CLK has a vertically and horizontally shifted phase compared with a phase based on the synchronization signals VD, HD themselves to be separated in the separator circuit 131, and accordingly, a phase of image data Vdg1 obtained in an A/D converter 134 is also shifted.例文帳に追加

このクロックＣＬＫは、分離回路１３１で分離される同期信号ＶＤ，ＨＤそのものに基づく場合と比べて、垂直、水平に位相がずれたものとなり、従ってＡ／Ｄ変換器１３４で得られる画像データＶｄｇ１の位相もずれる。 - 特許庁

In a data processor 5 made into ASIC having a CPU 11, a RAM 12, user logic circuits 13a and 13b, a memory test circuit 14 and a ROM 15, a bus 29 connecting these components is provided with a bus separator 28 and a portion 29b connecting the RAM 12 and the memory test circuit 14 is separated from another portion 29a.例文帳に追加

ＣＰＵ１１と、ＲＡＭ１２と、ユーザロジック回路１３ａおよび１３ｂと、メモリテスト回路１４と、ＲＯＭ１５とを有するＡＳＩＣ化されたデータ処理装置５において、これらを接続するバス２９にバスセパレータ２８を設けてＲＡＭ１２とメモリテスト回路１４とを接続する部分２９ｂを他の部分２９ａから切り離す。 - 特許庁