logic gate bufferとは 意味・読み方・使い方

A gate driver applying a driving signal to scanning lines of a liquid crystal display device is constituted of a large shift register part 171, a logic circuit part 172, a level shifter part 173 and an output buffer part 174.例文帳に追加

液晶表示装置の走査ラインに駆動信号を与えるゲートドライバは大きくシフトレジスタ部１７１，ロジック回路部１７２，レベルシフタ部１７３，また出力バッファ部１７４から構成される。 - 特許庁

The output signal is given to the output buffer 43A via a logic gate 41 together with a port control signal which is output for controlling the external signal terminal 42 when the CPU is in operation.例文帳に追加

そして、前記出力信号は、前記ＣＰＵが動作している期間に前記外部信号端子４２を制御するために出力されるポート制御信号と共に、論理ゲート４１を介して前記出力バッファ４３Ａに与えられる。 - 特許庁

A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.例文帳に追加

データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁

In a charge-pump circuit unit 12, a connection switching terminal SW1' selects a boosting control voltage VB (2×VDD) outputted from the charge-pump circuit unit 11, and a logic inversion buffer gate G2' and a capacitor C2' increase the VDD by three times.例文帳に追加

チャージポンプ回路ユニット１２では、接続切替端子ＳＷ１´によりチャージポンプ回路ユニット１１から出力される昇圧制御電圧ＶＢ（２×ＶＤＤ）を選択し、論理反転バッファゲートＧ２´とキャパシタＣ２´により、３×ＶＤＤの昇圧動作を行う。 - 特許庁

This device comprises a first circuit block 10 that includes an output buffer 12 driven by a first power supply 11, and a second circuit block 20 that includes a first inverter circuit 21 at the front stage and a second inverter circuit 31 that is a logic gate at the rear stage of the first inverter circuit 21.例文帳に追加

基板上に、第１の電源１１により駆動される出力バッファ１２を含む第１の回路ブロック１０と、初段の第１のインバータ回路２１及び該第１のインバータ回路２１の後段の論理ゲートである第２のインバータ回路３１を含む第２の回路ブロック２０とを備えている。 - 特許庁

In a charge-pump circuit unit 11, a connection switching terminal SW1 selects a power source voltage VDD, a logic inversion buffer gate G2 and a capacitor C2 increase the power source voltage VDD by twice (2×VDD), and a connection switching terminal SW3 outputs a boosted voltage to an external unit, as a boosted control voltage VB.例文帳に追加

チャージポンプ回路ユニット１１では、接続切替端子ＳＷ１が電源電圧ＶＤＤを選択し、論理反転バッファゲートＧ２とキャパシタＣ２により、電源電圧ＶＤＤの２倍（２×ＶＤＤ）の昇圧動作を行い、接続切替端子ＳＷ３により、昇圧された電圧を昇圧制御電圧ＶＢとして外部出力する。 - 特許庁

A reverse current reduction technique is realized, by mounting a circuit to take in a PWM signal, an output signal of the switching regulator and a supply voltage the and an OR gate for outputting a logic signal for controlling the turning ON/OFF of a PMOS buffer positioning at the output.例文帳に追加

逆電流低減技法が、ＰＷＭ信号と、スイッチングレギュレータの出力信号と、供給電圧とを取り入れて、逆電流の流れの開始を知らせるためのロジック信号を出力する回路、および出力に位置するＰＭＯＳバッファのオン／オフを制御するためのロジック信号を出力するＯＲゲートを実装することによって実現される。 - 特許庁