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macro-hierarchyとは 意味・読み方・使い方
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「macro-hierarchy」の部分一致の例文検索結果
該当件数 : 10件
To further suppress an inter-wiring capacity from an object hierarchy macro-block to the other hierarchy macro-block.例文帳に追加
対象階層マクロブロックから他の階層マクロブロックへの配線間容量を更に抑制すること。 - 特許庁
Not only the PLL of a higher-hierarchy macro 5 but also lower- hierarchy macros 104 are respectively provided with PLL macros 15 and 11-14.例文帳に追加
上位階層マクロ5のPLL5だけでなく下位階層マクロ1〜4それぞれにもPLLマクロ11〜14それぞれを備えている。 - 特許庁
A plurality of hierarchy macro-blocks obtained by hierarchically dividing the entire chip are generated (S2).例文帳に追加
本発明では、チップ全体を階層的に分割した複数の階層マクロブロックを生成する(S2)。 - 特許庁
To reduce a chip size of a layout so as to effectively utilize an empty area of a macro-block of a lower level hierarchy.例文帳に追加
下位階層のマクロブロックの空き領域を有効利用できるようにし、レイアウトのチップサイズの縮小化を図る。 - 特許庁
Boundary cell groups 40 to 43 and 44 to 47 showing cells in an initial stage and a final stage and boundary path groups 53 and 54 connecting cells 71 and 72 of an upper hierarchy macro-block 60 with boundary cell groups 40 to 43 and 44 to 47 are extracted from circuit diagram data corresponding to a hierarchy macro-block 30 (S3).例文帳に追加
階層マクロブロック30に対する回路図データから、初段、最終段のセルを表す境界セル群40〜43、44〜47と、上位の階層マクロブロック60のセル71、72及び境界セル群40〜43、44〜47を接続する境界パス群53、54とを抽出する(S3)。 - 特許庁
The cells 71 and 72 are arranged in the hierarchy macro-block 60, and the boundary path groups 53 and 54 are arranged in the boundary circuit area 61 at the same time (S9).例文帳に追加
階層マクロブロック60にセル71、72を配置すると同時に、境界回路領域61に境界パス群53、54を配置する(S9)。 - 特許庁
Data that can be normally decoded are selected to generate a video/audio signal according to a priority of a designated hierarchy in macro block or slice units in the case of video, and in frame units in the case of audio.例文帳に追加
映像の場合はマクロブロックまたはスライス単位で、音声の場合はフレーム単位で、指定された階層の優先度に従い、正常に復号できたデータを選択して映像・音声信号を生成する。 - 特許庁
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「macro-hierarchy」の部分一致の例文検索結果
該当件数 : 10件
To provide a design data processing method and a recording medium, with which layout can be easily and surely performed, concerning the design data processing method and the recording medium for designing a large scale integrated circuit(LSI) in the unit of macro for each hierarchy.例文帳に追加
LSI(Large Scale Integrated Circuit)を階層毎に、マクロ単位で設計するときの設計データ処理方法及び記録媒体に関し、レイアウトを容易かつ確実に行える設計データ処理方法及び記録媒体を提供することを目的とする。 - 特許庁
The PLL macro 15 makes the phase of the chip input of a semiconductor integrated circuit 10 coincident with those of the inlets of the macros 1-4, and a CTS buffer 21 eliminates the clock delay differences to the lower-hierarchy macros 1-4.例文帳に追加
PLLマクロ15は半導体集積回路10のチップ入力と下位階層マクロ1〜4それぞれの入口との位相を一致させ、CTSバッファ21が下位階層マクロ1〜4それぞれまでのクロック遅延差を無しとしている。 - 特許庁
In the hierarchy macro-block 30, a boundary circuit area 61 extended from one section 32 of a boundary 31 to the inside and a boundary cell area 62 surrounding the boundary circuit area 61 and the other area 63 are determined (S4), and the boundary cell groups 40 to 43 and 44 to 47 are arranged in the boundary cell area 62 (S5).例文帳に追加
階層マクロブロック30において、境界31の一部分32から内部に延びる境界回路領域61と、境界回路領域61を囲う境界セル領域62と、それ以外の領域63とを決定し(S4)、境界セル群40〜43、44〜47を境界セル領域62に配置する(S5)。 - 特許庁
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