rising clock edgeとは 意味・読み方・使い方

The cycle of the rising edge of transmission signals M_CLK is made equal to the cycle of reference clock signals CLK0.例文帳に追加

伝送信号Ｍ＿ＣＬＫの立ち上がりエッジの周期を基準クロック信号ＣＬＫ０の周期に等しくする。 - 特許庁

The transmission signals are received from the transmission route, and the reference clock signals are reproduced in synchronism with the rising edge.例文帳に追加

伝送経路から伝送信号を受信し、立ち上がりエッジに同期させて基準クロック信号を再生する。 - 特許庁

On detecting the rising edge of a clock A, an edge detecting circuit 11 outputs a first notice signal to a counter circuit 12, and on detecting the falling edge of the clock A, the edge detecting circuit 11 outputs a second notice signal to the counter circuit 12.例文帳に追加

エッジ検出回路１１は、クロックＡの立ち上がりエッジを検出するとカウンタ回路１２に第１の通知信号を出力し、クロックＡの立ち下がりエッジを検出するとカウンタ回路１２に第２の通知信号を出力する。 - 特許庁

A data processing means 22 is a circuit including a flip-flop that operates while synchronizing with a rising edge and a falling edge of the clock signal.例文帳に追加

データ処理手段２２は、前記クロック信号の立ちあがりエッジおよび立下りエッジに同期して動作するフリップフロップを含む回路である。 - 特許庁

A signal is supplied to one memory array 10 at a rising edge of the clock, and a signal is applied to the other memory array 20 at a falling edge.例文帳に追加

また、前記クロックの立上りで一方のメモリアレイ１０に信号を供給し、立下りで他方のメモリアレイ２０に信号を供給させる。 - 特許庁

Input data are sampled by a high-speed clock and decoded in accordance with a rising edge interval value, a falling edge interval value and a 2T interval value.例文帳に追加

高速クロックにより入力データをサンプリングし、立ち上がりエッジ間隔値と立ち下がりエッジ間隔値および２Ｔ間隔値により復号する。 - 特許庁

Then, plural edge trigger signals are generated from the input clock signals, and the cycles of the edge trigger signals are made equal to the 2m cycles of the input clock signals, and the rising edge and falling edge of any edge trigger signal is turned to the rising edge and falling edge of one of the input clock signals by using the noninteger frequency dividing devise.例文帳に追加

そして、非整数周波数分割装置が、複数個のクロック信号エッジトリガ生成回路を用いて、入力クロック信号により複数個のエッジトリガ信号を生成して、エッジトリガ信号の周期は入力クロック信号の２ｍ個の周期に等しく、どのエッジトリガ信号の立上りエッジおよび立下りエッジでも、入力クロック信号の中の一つの立上りエッジおよび立下りエッジに同調する。 - 特許庁

The clock signal is supplied only to the rising buffer 42 in an SDRAM mode under the control of the mode control circuit 41, and data are fetched at the rising edge of the clock signal in the rising buffer 42 so that the transferring timing of the data can be controlled.例文帳に追加

モード制御回路４１は、ＳＤＲＡＭモードでは、クロック信号を立ち上がりバッファ４２のみに供給し、立ち上がりバッファ４２において、クロック信号の立ち上がりエッジでデータを取り込み、データの転送タイミングを調整する。 - 特許庁