| 例文 (7件) |
並列演算制御命令の部分一致の例文一覧と使い方
該当件数 : 7件
並列計算装置は、並列して演算処理を行う複数の演算プロセッサー（ＰＥ）２と、ＰＥ２のそれぞれに制御命令を供給する命令実行制御プロセッサー（ＰＥ−Ｉ）３とを備える。例文帳に追加
A parallel computing device includes a plurality of arithmetic processors (PE) 2 for performing arithmetic processing in parallel; and an instruction execution control processor (PE-I) 3 for supplying a control instruction to each of the PE 2. - 特許庁
部分制御部１０において、単一演算を行うメイン制御部と、データパス部２０への演算命令を生成するデータパス制御部と、データ転送部３０へのデータ転送命令を生成するデータ転送制御部とを、一斉並列動作させて、処理を高速化する。例文帳に追加
At the partial control part 10, a main control part that performs single operations, a data path control part that generates operation instructions to the data path part 20, and a data transfer control part that generates a data transfer instruction to the data transfer part 30 are operated in parallel at a time to increase the speed of processing. - 特許庁
積和演算処理と、異なる命令の加算処理と乗算処理との並列実行処理とを切り替えることができる積和演算装置及び積和演算装置の制御方法を提供すること。例文帳に追加
To provide a product-sum computation device and a control method of the product-sum computation device for switching product-sum computation processing and parallel execution processing of addition processing and multiplication processing of different commands. - 特許庁
互いに並列に演算を実行可能なＳＩＭＤ型演算装置１６及び演算装置１４を１つの集積回路に搭載したプロセッサ１００であって、所定の命令の演算時間が最小になるように、前記命令に伴う演算をＳＩＭＤ型演算装置１６と前記演算装置１４に配分するスケジュール制御装置１１、を有することを特徴とする。例文帳に追加
A processor 100 comprises an integrated circuit mounted with an SIMD type arithmetic device 16 and an arithmetic device 14 thereon, each capable of executing arithmetic operation in parallel, and in order to minimize arithmetic operation time of predetermined instructions, a schedule control device 11 distributes the arithmetic operation initiated by the instructions to the SIMD type arithmetic device 16 and the arithmetic device 14. - 特許庁
１つのＶＬＩＷ命令中に含まれる複数の演算操作命令を並列実行するＶＬＩＷプロセッサにおける命令キャッシュ制御システムであって、２次キャッシュ４０１から命令キャッシュ４００へＶＬＩＷ命令１１０を格納する際に、無効演算命令を挿入することなく、２次キャッシュ４０１内の命令キャッシュブロックをそのまま命令キャッシュ４００のデータアレイに格納する構成とする。例文帳に追加
In the case of storing a VLIW instruction 110 from a secondary cache 401 to an instruction cache 400 in the instruction cache control system for the VLIW processor for executing a plurality of arithmetic operation instructions included in one VLIW instruction in parallel, an instruction cache block in the secondary cache 401 is directly stored in a data array of the instruction cache 400 without inserting an invalid operation instruction. - 特許庁
並列演算処理プロセッサ１００は、命令グループの動作予定情報４０２を読み出し、読み出した動作予定情報４０２に基づいて、演算器１０ａ〜１０ｄの消費電力に関する制御を各演算器１０ａ〜１０ｄについて行う。例文帳に追加
A parallel arithmetic processor 100 reads the operation schedule information 402 of the group of instructions, and for each of the computing elements 10a to 10d performs control related to the power consumption of the computing elements 10a to 10d based on the operation schedule information 402 read. - 特許庁
信号処理装置１は、演算対象のデータを記憶するデータレジスタ１２と、データレジスタ１２に記憶されたデータを並列に演算可能な複数の演算器１１−１〜１１−ｍと、命令メモリ１４に記憶されたプログラムに応じて複数の演算器１１−１〜１１−ｍによる演算を制御するコントローラ１３とを含む。例文帳に追加
The signal processor 1 includes: a data register 12 for storing data to be calculated; a plurality of calculators 11-1 to 11-m for calculating data stored in the data register 12 in parallel; and a controller 13 for controlling the calculation by the plurality of computing elements 11-1 to 11-m in response to a program stored in an instruction memory 14. - 特許庁
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