| 例文 (8件) |
部分積加算回路の部分一致の例文一覧と使い方
該当件数 : 8件
第１の奇数／偶数加算回路アレイ(50,110)は、複数の部分積ビットの一部の第１の和を生成する。例文帳に追加
The first odd/even adding circuit arrays (50, 110) generate the first sum of a part of plural partial product bits. - 特許庁
第２の奇数／偶数加算回路アレイ(50,110)は、他の部分積ビットの第２の和を生成する。例文帳に追加
The second even/odd adding circuit arrays (50, 110) generate the second sum of the other partial product bits. - 特許庁
定数と任意の値との乗算で得られる１組の部分積を加算器１で加算し、その結果をシフト補正回路２で所定ビット数シフトすることにより、この１組の部分積と同じビット列からなるもう１組の部分積の加算結果を生成する。例文帳に追加
A set of partial products found by multiplying a constant and a given value are added by an adder 1, and the result therefrom is shifted by a predetermined bit number in a shift correction circuit 2, so as to generate addition results of another set of partial products of the same bit column as that of the first set of partial products. - 特許庁
設計対象とする加算回路には、ツリー状に接続された複数の桁上げ保存加算器が含まれており、そのツリーの初段には、加算される複数の部分積の各桁の信号が入力されている。例文帳に追加
The addition circuit to be designed includes a plurality of carry-over storage adders connected in a tree shape, and respective digit signals in a plurality of partial products to be added are inputted to the initial stage of the trees. - 特許庁
第３および第４の部分体加算回路８Ａ，８Ｂ並びにスイッチ回路９Ａ，９Ｂはそれぞれ所定のタイミングにおいて第３および第４の部分体加算回路８Ａ，８Ｂによる和で、元ｘ，ｙの積ｚに対応する記憶回路１０Ａ，１０Ｂに記憶された部分体の元ｚ_0 ，ｚ_1 を累積更新する。例文帳に追加
Partial field elements z0, z1 stored in storage circuits 10A, 10B corresponding to the product z of the elements x, y are accumulatively updated by the sum by third and fourth partial field adding circuits 8A, 8B in each specified timing by the third and fourth partial field adding circuits 8A, 8B and switching circuits 9A, 9B. - 特許庁
入力信号数算出部２０において、部分積のビット幅の情報と、部分積が加算に際して最下位桁より上位桁に向かってシフトされるシフト数の情報とに基づいて、加算回路の各桁の入力信号数が算出される。例文帳に追加
The number of input signals of each digit in the addition circuit are calculated, based on information on the bit width of the partial products and information on the number of shifts to be made from the lowermost digit to upper digits when the partial products are added in a number-of-input-signals calculation section 20. - 特許庁
ＭＡＣユニット（１００）において、第１のバイナリ・オぺランドＸ（１０２）と第２のバイナリ・オぺランドＹ（１０４）との複数の部分積を発生するブース記録ロジック（１２０）と、低減した前記部分積を第３のオぺランドと算術的に組み合わせて最後の部分積を得るワラス・ツリー加算器（１３０）と、最後の和を発生する最後の加算器（１４０）と、前記最後の加算器を選択的に丸める即ち飽和させる飽和回路（１５０）とを備える。例文帳に追加
The MAC unit 100 has: booth record logic 120 for generating a plurality of partial products between a first binary operand X102 and a second binary operand Y104; a Wallace tree adder 130 for arithmetically combining the reduced partial products with a third operand to obtain the final partial product, a final adder 140 for generating a final sum and a saturation circuitry 150 for selectively rounding or saturating the final sum. - 特許庁
| 例文 (8件) |
| Copyright © Japan Patent office. All Rights Reserved. |
ログイン |
Weblio会員(無料)になると
|
検索履歴を保存できる！|
ログイン |
Weblio会員(無料)になると
|
