「pipe line-processing」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Then, a count value is defined by using the offset value, and when the specific condition value indicates that the number of instructions indicated by the offset value should be skipped and the count value is different from the stable condition value, the following instructions of the processing pipe line are inhibited.例文帳に追加

オフセット値を用いてカウント値を確定するとともに、特定の状態の値が、オフセット値により表される数の命令をスキップすべきことを示しており、かつカウント値が安定状態値と異なるときは、処理パイプラインの後続の命令を禁止する。 - 特許庁

To realize high speed processing by a computer system, that is, the improvement of effective performance by suppressing the generation of sweeping- out (forcing-out) of necessary data from a cache memory, or the generation of any conflict on the main pipe line of a processor even when a pre-fetch instruction is issued with high frequency.例文帳に追加

プリフェッチ命令を高い頻度で発行しても、必要なデータのキャッシュメモリからの掃出（追い出し）が発生したり処理装置のメインパイプラインでコンフリクトが発生したりするのを抑止できるようにして、計算機システムによる高速処理つまりは実効性能の向上を実現する。 - 特許庁

A multi-thread processing device in which a plurality of sleds partially share a hardware and the processing is performed by a pipe line structure in a step-wise manner, pseudo interference generating means for generating pseudo interference is provided for the processing at a certain step in which the interference due to usage request is made in an overlapped manner with respect to the shared hardware by the plurality of sleds.例文帳に追加

複数のスレッドによりハードウエアが部分的に共有され、パイプライン構造によって段階的に処理が行われるマルチスレッド処理装置であって、前記複数のスレッドによって共有ハードウエアに重複して使用要求がなされることによる干渉が発生しうる特定段階の処理に対して擬似的干渉を発生させる擬似的干渉発生手段を備えることを特徴とする、マルチスレッド処理装置。 - 特許庁

The self-synchronization logic circuit is provided with scan test registers 104-106 constituting a pipe line while retaining data, and scan test self-synchronization control circuits 101-103 for transferring a clock by performing 4-way hand-shake with each register, and progresses data processing among the scan test registers 104-106 according to a clock transferred from the scan test self-synchronization control circuit.例文帳に追加

自己同期型論理回路はデータを保持してパイプラインを構成するスキャンテスト対応レジスタ１０４〜１０６と、各レジスタに対応して４ウェイハンドシェイクを行なってクロックを転送する為のスキャンテスト対応自己同期制御回路１０１〜１０３を備えて、スキャンテスト対応自己同期信号制御回路により転送されたクロックに従ってスキャンテスト対応レジスタ１０４〜１０６間のデータ処理を進めていく。 - 特許庁