「stack layout」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a layout design device and layout design method of a semiconductor integrated circuit to erase any unnecessary stack via causing a layout wiring error.例文帳に追加

配置配線エラーを引き起こす不要なスタックビアを削除することができる半導体集積回路のレイアウト設計装置及びレイアウト設計方法を提供する。 - 特許庁

This layout design method includes: an error discrimination step S6 for discriminating an error of the layout wiring after a power source is wired in a grid pattern; and a stack via erasure step S20 for, when there is a layout wiring error, designating an erasure range based on error coordinates, to remove a stack via in the erasure range.例文帳に追加

本発明のレイアウト設計方法は、格子状の電源配線を配置し、配置配線した後、配置配線のエラーを判定するエラー判定ステップＳ６と、配置配線のエラーがある場合には、エラー座標に基づき削除範囲を指定し、当該削除範囲のスタックビアを取り除くスタックビア削除ステップＳ２０とを有する。 - 特許庁

To provide a layout design method capable of automatically performing chip overlap arrangement for stack mounting by a bump.例文帳に追加

バンプによるスタック実装のためのチップ重ね合わせ配置を自動的に行うことのできるレイアウト設計方法を提供する。 - 特許庁

To provide a plotting processing method for suppressing a data amount to be saved in a stack in the case of performing plotting by using a layout function.例文帳に追加

面付け機能を用いて描画する場合に、スタックへ退避するデータ量を抑えることのできる描画処理方法を提供する。 - 特許庁

To provide a stack via layout design method which can previously prevent reduction of a reliability caused by the thermal stress distortion of a stack via in multilayered wiring using an interlayer film material having a low dielectric constant, and also to provide a semiconductor device.例文帳に追加

低誘電率層間膜材料を用いた多層配線におけるスタックビアの熱応力歪みによる信頼性低下を予め防ぐことを可能とするスタックビアレイアウト設計方法および半導体装置を提供する。 - 特許庁