「clock error」を含む例文一覧(516)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 次へ＞- To sufficiently suppress data error occurrence and an increase of EMI with simple constitution by a communication system including a transmission means of transmitting a plurality of bit signals through two or more predetermined communication lines each time one clock is generated.
クロックが１クロック生成される毎に、予め定められた２以上の通信ラインにより複数のビット信号を送信する送信手段を備える通信システムにおいて、簡単な構成により、データ化けが発生することやＥＭＩが大きくことを十分に抑制する。 - 特許庁 - Three reference positions corresponding to the three feature positions in a reference symbol term preceding to the current symbol term S_P[i] are detected and a clock error is calculated from a position difference between the three reference positions and the three feature positions in the current symbol term S_P[i].
現シンボル期間Ｓ_P［ｉ］よりも前の基準シンボル期間において３つの特徴位置に対応する３つの基準位置を検出しておき、３つの基準位置と、現シンボル期間Ｓ_P［ｉ］における３つの特徴位置との位置差からクロック誤差を検出する。 - 特許庁 - When the tone detection part 4 determines that the data to be received are not inputted, a stand-by state is determined and clock time and power to be supplied to a modulation-demodulation part 5, an error correction part 6 and an instruction decoding part 10 are stopped.
全体制御部７は、トーン検波部４によって受信すべきデータが入力されていないと判定された場合、待機状態であると判定して、変復調部５、誤り補正部６および命令デコード部１０に供給されるクロックおよび電源を停止する。 - 特許庁 - To provide a signal processing circuit of a disk storage device facilitating synchronization between a data and a clock by detecting a phase error gradient from amplitude values sampled at discrete times even in a PR class in which the amplitude level after equalization takes 5-7 values.
本発明は、等化後の振幅レベルが５〜７値になるＰＲクラスにおいても、離散時間でサンプルされた振幅値から位相誤差勾配を検出することで、データとクロックの位相同期が容易になるディスク記憶装置の信号処理回路を提供する。 - 特許庁 - To perform stable communication without data demodulation error caused by the influence of inter-signal skew, in two-wire type data communication for performing data communication and clock and power supply, through first and second signal lines, between a control device and a data storage device.
コントロール装置とデータ記憶装置との間で第１、第２の信号線によりデータ通信とクロックおよび電力供給を行う２線式データ通信において、信号間スキューの影響によるデータ復調誤りのない安定した通信を可能にする。 - 特許庁 - To efficiently record data by starting recording of the data before a linear velocity becomes a reference value, that is, before revolution in a prescribed zone is stabilized and to avoid writing the data with a wrong clock when an address error occurs in recording.
この発明は、規準の線速となる前、つまり所定のゾーンでの回転が安定する前に、データの記録を開始することができ、効率良く記録が行え、かつ、記録中にアドレスエラーが発生した場合に、誤ったクロックでデータを書き込まないようにすることができる。 - 特許庁 - To provide a trigger signal generation circuit of a bit error measuring instrument capable of obtaining a trigger signal by providing only one comparator for a 16-bit parallel signal to perform pattern detection and re-timing a coincidence output pulse of the comparator with a fast clock signal.
16ビットの並列の信号に対してコンパレータを１個だけ設けてパターン検出を行い、コンパレータの一致出力パルスを高速クロック信号でリタイミングすることによってトリガー信号を得られるビットエラー測定装置のトリガー信号発生回路を提供する。 - 特許庁 - A control portion 35 controls the delay amount of variable delay units 34(1) to 34(4) which receive clock signals C1-C4, in such a manner that the error of the calculated phase difference is reduced and thereafter, changes a switch 22 to the side of an analog input signal X(t) to be converted.
制御部３５は、算出された位相差の誤差が小さくなるように、クロック信号Ｃ１〜Ｃ４を受ける可変遅延器３４（１）〜３４（４）の遅延量を制御してから、スイッチ２２を変換対象のアナログの入力信号Ｘ（ｔ）側に切り替える。 - 特許庁 - In an information processing system 1, while any error occurs due to clock noise when a host 2 is transmitting data to a memory card 3, or while the host 2 is receiving data from the memory card 3, the host 2 changes the data width from 4-bit to 1-bit to conduct the second retry operation.
情報処理システム１において、ホスト２がメモリカード３にデータを送信中、またはホスト２がメモリカード３からのデータ受信中にクロックノイズが原因でエラーが発生すると、ホスト２は、データ幅を４ビットから１ビットに変更し２回目のリトライ動作をする。 - 特許庁 - To make selectable the application, and make issuable a warning by adding error information accumulated every time when time information transmitted by a relay method in a master-and-slave clock system is relayed concerning the time information, and improving the convenience of using the time information.
親子時計システム内にリレー式に伝達される時刻情報に関してリレーされる毎に累積される誤差情報を時刻情報に付加して、時刻情報を使用する際に利便性を向上させ、使用用途の選択や警告を発することができるようにする。 - 特許庁 - To provide a high-quality electronic clock having a rotary display that reduces rotary load in a motor, has low power consumption, and nearly does not generate time error even in design for causing the increase in weight in the combination of a lower second disk and a second hand in a rotary display member.
回転表示部材が下秒円盤と秒針の組み合わせに重量の増加を招くデザインであっても、モータの回転負荷が少なく低電力消費で時間の誤差がほとんど生じない高品質の回転表示付電子時計を提供する。 - 特許庁 - To attain stable communication without a data demodulation error due to the effect of inter-signal skew in two-wire type data communication wherein data communication and supply of power and a clock are executed between a control apparatus and a data storage device by using first and second signal lines.
コントロール装置とデータ記憶装置との間で第１、第２の信号線によりデータ通信とクロックおよび電力供給を行う２線式データ通信において、信号間スキューの影響によるデータ復調誤りのない安定した通信を可能にする。 - 特許庁 - To provide a decoding method which decodes a reproduced voice without degradation of quality even in the case of overs or shorts of the number of reproduced voice samples, which are caused by frequency error of a bit clock, by controlling read/write of a buffer by variable length.
バッファにおける書き込み、読み出し制御を可変長扱いにすることにより、ビットクロックの周波数誤差に起因する再生音声サンプル数の過不足が発生しても、品質劣化を伴わずに再生音声を復号できる復号方法を提供する。 - 特許庁 - To provide a method of forming the macro-block library for logical simulation capable of setting a proper delay time not including the excess margin, to a macro-block wherein a clock control circuit is inserted between a macro-clock input terminal and a synchronizing output circuit, and to provide a layout designing method capable of easily eliminating the timing error, and remarkably shortening a time for designing.
マクロクロック入力端子と同期化出力回路との間にクロック制御回路が挿入されているマクロブロックに対して、過剰なマージンを含まず適切な遅延時間を設定することが可能な論理シミュレーション用マクロブロックライブラリの作成方法と、このライブラリを用いて、タイミングエラーを容易に解消し設計期間を大幅に短縮することが可能なレイアウト設計方法とを提供する。 - 特許庁 - To provide a magnetic disk device wherein a head position control can be improved in accuracy as a result, by making it possible to generate a highly accurate positional error signal by A/D conversion processing using a sampling clock phase-locked with each burst signal in reproduction processing for reproduce positional information.
位置情報を再生する再生処理において、各バースト信号に位相同期されたサンプリングクロックを使用したＡ／Ｄ変換処理により、高精度の位置誤差信号を生成できるようにして、結果的にヘッド位置決め制御の精度を向上できる磁気ディスク装置を提供することにある。 - 特許庁 - This magnetic reproducing device alters an offset voltage for altering a center level of a lock range of a PLL circuit 6, and also alters an error voltage value for altering a clock frequency of the PLL circuit 6 according to the running direction of the reproducing head of a rotary head for reproducing the information and the magnetic tape.
モード、その情報を再生する回転ヘッド１の再生ヘッドＡ，Ｂ、及び磁気テープの走行方向に応じて、ＰＬＬ回路６のロックレンジのセンターレベルを変更するためのオフセット電圧を変更し、また、ＰＬＬ回路６のクロック周波数を変更するためのエラー電圧値を変更する。 - 特許庁 - A receiver 2 at a mobile station M comprises a GPS antenna 11, frequence conversion section 3, carrier-reproducing section 5, phase counter 6, a clock 18, operation section 19, reception section 16, antenna 10 for communication between stations, positioning apparatus-control section 20, error-reporting section 21, and positioning point-storing section 22.
移動局Ｍの受信機２は、ＧＰＳアンテナ１１、周波数変換部３、搬送波再生部５、位相カウンタ６、時計１８、演算部１９、受信部１６、局間通信用アンテナ１０、測位装置制御部２０、エラー報知部２１、測位点格納部２２から構成されている。 - 特許庁 - An error detection section 25A detects the word delimiter data included in the data S21 for detection of occurrence of a synchronization defect between the received serial data and the reproduce clock sign in the case that position data denoting the detection position are dissident as to two word delimiter data with the same data stream inbetween.
エラー検出部２５Ａにおいて、データＳ２１に含まれるワード区切りデータが検出され、この検出位置を示す位置データが同一のデータ列を挟む２つのワード区切りデータについて一致しない場合に、受信シリアルデータと再生クロック信号とが同期不良を起こしていることを検出する。 - 特許庁 - This decoding means performs decoding for the error correction of the audio data, suitable for the basic format by inserting a pause as necessary at a rate, corresponding to the rate of the specific field frequency to the basic field frequency, while operating with a clock corresponding to a prescribed sampling frequency.
この復号化手段は、所定のサンプリング周波数に応じたクロックで動作しつつ、固有フィールド周波数と基本フィールド周波数との比に応じた割合で随時休止を入れながら基本フォーマットに適合したオーディオデータのエラー訂正用の復号化処理を行う。 - 特許庁 - In this on-vehicle clock device 1, if it is judged that an error exists between GPS time information T and internal time information 26, the internal time information 26 is renewed and corrected to the same time as the GPS time information T by time correction processing executed by a control unit 18.
本実施例の車載用時計装置１は、コントロールユニット１８にて実行される時刻補正処理において、ＧＰＳ時刻情報Ｔと内部時刻情報２６とに誤差があると判断されると、内部時刻情報２６をＧＰＳ時刻情報Ｔと同じ時刻に更新して補正する。 - 特許庁 - To provide a content reproduction device for reducing the write frequency of history information in a storage part, and for making the storage part store the accurate history information even when sudden power supply interruption occurs or the measurement error of a clock measurement circuit is corrected.
記憶部に対する履歴情報の書込み回数を低減するとともに、例えば突然の電源遮断の発生や時間計測回路の計時誤差が補正された場合でも、正確な履歴情報を記憶部に記憶させることの可能なコンテンツ再生装置を提供する。 - 特許庁 - Therefore, even when the telephone line 40 is about to be used (for example, automatically calling) in at improper time due to the failure or time adjustment error of a clock incorporated in a computer 60, it is possible to prevent the telephone line from being used at the improper time since the telephone line 40 is interrupted.
よって、コンピュータ６０に内蔵された時計などの狂いや時刻合わせミスにより、電話回線４０が不適切な時刻に使用（例えば、自動的に電話をかける）されそうになっても、電話回線４０が遮断されているため、不適切な時刻に使用されることを防止できる。 - 特許庁 - Besides, when the time standard is accessed three times after information recording and synchronized with the incorporated clock, it is selected whether said predictively recorded time stamp is to be replaced or to be kept as it is with the error calculated at such a time as a time stamp of said recorded information.
▲２▼上記情報記録の後で３たび時刻標準にアクセスし内臓時計との同期を行った場合はそのとき算出された誤差を上記記録情報のタイムスタンプとして上記で予測記録されたタイムスタンプを置き換えるかまたはそのままかを選択する。 - 特許庁 - To solve a problem of a conventional receiver that cannot identify an error of a sole bit of data with regard to either a generated clock signal or a sampled data signal in an efficient manner while the conventional receiver can identify a disruption in incoming data, for example, resulting from a break in the transmission line.
従来の受信器は、転送路の遮断等から入ってくるデータの中断を認識することができる一方、生成されたクロック信号又はサンプリングされたデータ信号に関して、効率的な方法でデータの単一ビットのエラーを認識することができない。 - 特許庁 - Also, as for a commodity whose sales deadline has been set, the POS terminal 1 judges whether or not the sales deadline has passed by using the current date measured by a clock part 13, and when the result of judgement is positive, the POS terminal makes a display 5 for an operator display an error message.
また、ＰＯＳ端末１は、販売可能期限が設定されている商品については、時計部１３によって計時される現在日時を用いて、販売可能期限が過ぎているか否かを判断し、当該判断結果が肯定的である場合、エラーメッセージをオペレータ用ディスプレイ５に表示させる。 - 特許庁 - To solve the matter of a bus type clock distribution circuit that a factor of switching error or jitter is inherent to the circuit because a reflected waveform from each branch line is superimposed on a drive waveform, and thereby the distributable distance and the number of fan-out are retrained severely when it is applied to a high frequency circuit.
関連技術のバス型クロック分配回路は、各分岐配線による反射波形が駆動波形に重なり合い、スイッチング誤りやジッタの要因を内在しており高周波回路に適用するにあたり分配可能な距離やファンアウト数が厳しく制約される。 - 特許庁 - When the position of a user having a GPS(global positioning system) receiver and the initial estimated value of a clock error are set (step S11), the GPS receiver sets the parameter value indicating the state of its own device (step S12), acquires the observation data of all visible GPS satellites (step S13), and evaluates a Lagrangian factor term (step S14).
ＧＰＳ受信装置を所有したユーザの位置及びクロック誤差の初期推定値が設定されると（ステップＳ１１）、自装置の状態を示すパラメータ値を設定し（ステップＳ１２）、可視ＧＰＳ衛星全ての観測データを取得し（ステップＳ１３）、ラグランジュ要素項の評価を行なう（ステップＳ１４）。 - 特許庁 - When signal amplitude is reduced by increase in recording density and therefore a signal is subjected to intersymbol interference, a polarity changing point of a reproduction signal at the relevant portion is significantly shifted from a polarity changing point to be originally obtained, thereby a phase error increases and consequently a reference clock may be hard to be normally generated.
高記録密度化によって信号振幅が小さく符号間干渉を受けた場合、その部分の再生信号の極性変化点は本来得られるべき極性変化点から大きくずれて、位相誤差が大きくなり正常に基準クロックを生成することが困難となる場合がある。 - 特許庁 - A unit 20 to be monitored is provided with an address conversion circuit 40 for converting an address applied to the port of a clock circuit 21, a power supply circuit 22 and a bit error circuit 23 as function circuits for outputting the monitoring signal to an address designated for a monitoring circuit 11 to read the monitoring signal.
被監視ユニット２０は、機能回路である、クロック回路２１、電源回路２２、ビットエラー回路２３がその監視信号を出力するポートに付与されたアドレスを、監視回路１１がその監視信号を読み出すために指定するアドレスに変換するアドレス変換回路４０を有する。 - 特許庁 - This sector period is divided by a specified value, then the periodic error between a reference signal GCLK having a short period proportional to the sector period and a frequency dividing signal PCLK such that the output of the PLL 24 producing a clock signal synchronized with the reproduced data is frequency-divided by a specified value, is detected.
前記セクタ周期を所定の値で割り前記セクタ周期に比例した短い周期の基準信号ＧＣＬＫと、前記再生データに同期したクロック信号を生成するＰＬＬ２４の出力を所定の値で分周した分周信号ＰＣＬＫとの間の周期誤差が検出される。 - 特許庁 - A loop for extracting clock from an input signal is constructed, and a filter 21 in the loop is provided with a multiplier 30 for multiplying a phase error P by a filter coefficient, an accumulator 33 having multiplication function and an adder 34 for adding an output of the multiplier and an output of the accumulator.
入力信号からクロックを抽出するためのループを構成し、当該ループ中のフィルタ２１に、位相誤差Ｐにフィルタ係数を乗じるための乗算器３０と、乗算機能付きアキュムレータ３３と、乗算器出力とアキュムレータ出力とを加算するための加算器３４とを設ける。 - 特許庁 - This malfunction-preventing CPU interface circuit has: a synchronizing circuit 11 synchronizing a control signal outputted from an external CPU 50 with a clock signal; and an error decision circuit 12 for the control signal deciding whether the control signal synchronized by the synchronizing circuit 11 has a desired pattern or not.
外部ＣＰＵ５０から出力された制御信号をクロック信号に同期化する同期回路１１と、同期回路１１によって同期化された制御信号が所望のパターンとなっているか否かを判定する制御信号用エラー判定回路１２とを有することを特徴とする。 - 特許庁 - A frequency calibration fixing device 20 comprises: a processing unit 24 for generating a frequency error value by comparing an oscillating frequency OSC with an accurate external clock signal ECLK, and generating a corresponding calibration signal CS based on the frequency error value; and a frequency adjustment unit 26 for generating a fixed voltage used to calibration-fix the oscillating frequency OSC to a prescribed frequency based on the calibration signal CS and the oscillating frequency OSC.
周波数校正固定装置２０は、発振周波数ＯＳＣと正確な外部クロック信号ＥＣＬＫとを比較して周波数誤差値を生成し、周波数誤差値に基づき、対応する校正信号ＣＳを生成する処理ユニット２４と、校正信号ＣＳ及び発振周波数ＯＳＣに基づき、発振周波数ＯＳＣを所定の周波数に校正固定するのに使用される固定電圧を生成する周波数調整ユニット２６とを備える。 - 特許庁 - An RTC section 115 and a reference clock generating section 111 give signals to a base band section 117, which compares both the signals, and the base band section 117 feeds back the frequency error of the RTC calculated as a result of comparison to the RTC section 115, wherein the RTC correction is automatically carried out.
ＲＴＣ部１１５及び基準クロック発生部１１１からベースバンド部１１７に信号を入力し、ベースバンド部１１７にて両者の比較を行い、比較結果として算出されたＲＴＣの周波数誤差をベースバンド部１１７がＲＴＣ部１１５にフィードバックし、ＲＴＣ補正を自動的に行う。 - 特許庁 - This transmitter realizes the clock function by counting the number of the pulses of a fixed interval generated from the waveform of the AC voltage of a fixed frequency and measuring elapsed time in a soft timer 14 and periodically obtains time-and-date information from a measuring instrument through a measuring instrument side interface 15 so as to correct the measurement error.
ソフトタイマ１４において一定周波数の交流電圧の波形から生成した一定間隔のパルスの数をカウントして経過時間を計測することにより時計機能を実現し、この計測誤差を修正するために定期的に計量器側インターフェイス１５を介して計量器３から日時情報を取得する。 - 特許庁 - When the terminal user changes the current terminal time to an arbitrary time, the time managing part 13 updates a time error to a difference between the arbitrary time and the current terminal time, and a clock UI 14 uses the updated time difference and the current terminal time to recalculate and update a terminal display time.
端末利用者により端末表示時刻を任意の時刻に変更する場合、時刻管理部１３は、その任意の時刻と端末現在時刻との差分に時刻誤差を更新し、時計ＵＩ１４は、更新された時刻時差と端末現在時刻とを用いて端末表示時刻を再計算して更新する。 - 特許庁 - A detection circuit 302 generates error information nvco of a ratio T/t of a period T of an analog input signal and a period t of a sampling clock, a timing generation unit 304 generates the plurality of re-sampling timings by the plurality of delay times, and the data correction unit 303 generates the plurality of correction digital signals with the plurality of correction factors.
検出回路３０２はアナログ入力信号の周期Ｔとサンプリングクロックの周期ｔの比Ｔ／ｔの誤差情報ｎｖｃｏを生成して、タイミング生成部３０４は複数の遅延時間で複数の再サンプリングタイミングを生成して、データ補正部３０３は複数の補正率で複数の補正デジタル信号を生成する。 - 特許庁 - In this reception circuit which receives a serial signal, an error rate is minimized by optimizing a clock signal becoming momentum for the reception circuit to introduce data in transmission/reception circuit connection, power turning-on or normal operation with respect to deviation of a regular effective data period appearing in a reception signal.
シリアル信号を受信するが、受信信号にあらわれる規則的な有効データ期間のずれに対して、受信回路がデータを取り込む契機となるクロック信号を送信・受信回路接続時、電源投入時または通常動作時に最適化することでエラーレートが最小となる受信回路を提供することができる。 - 特許庁 - To provide a phase locked loop oscillation circuit that smoothly locks together a synchronizing signal of a received image signal even on the occurrence of a VTR signal whose horizontal synchronizing signal is partially changed or of switching of input image signal at a transmitter side and generates a sampling clock so as not to cause a reproduction error at a decoder of a receiver side.
送信側で、水平同期が部分的に変化するＶＴＲの信号又は入力画像信号の切替え等が発生しても、引き込みを円滑に行い且つ受信側で復号化装置に再生エラーが発生しないように標本化クロックを発生する標本化回路の位相同期発振回路を提供する。 - 特許庁 - To provide an identification voltage control circuit and method of a clock data reproducing circuit with an identification voltage applying function capable of optically controlling an identification position at each light receiving level, and improving error rate characteristics compared with a conventional identifying circuit to which an identification point is fixed, and preventing any floor from being generated.
各受光レベルで識別位置を最適に制御することができ、識別点が固定されていた従来の識別回路に比べてエラーレート特性が改善され、フロアーを生じることがなくなる識別電圧付与機能付きクロックデータ再生回路の識別電圧制御回路と識別電圧制御方法を提案する。 - 特許庁 - At this time, a pattern detecting section 23 detects whether the fluctuation pattern of the regenerative signal is a certain specific pattern (for example, a 3T pattern in the case of a DVD disk) and controls a selecting section 24 to restrain the phase error estimation value of low reliability from being utilized for the control of a PLL for clock extraction.
このとき、パターン検出部２３は、再生信号の変動パターンがある特定パターン（例えばＤＶＤディスクであれば３Ｔパターン）であるか否かを検出し、信頼性の低い位相誤差推定値がクロック抽出用ＰＬＬの制御に利用されることがないように、選択部２４を制御する。 - 特許庁 - Correcting the target time of each pattern PF on the track TF by using a timing error of the pattern PE, and modulating the clock frequency using the difference of the reading time of each pattern PF and its corrected target time, each pattern PG is written on a track TG with the time delay obtained by calculation after reading the pattern PF.
トラックTFの各パターンPFのターゲット時刻をパターンPEのタイミング誤差を使用して補正し、各パターンPFの読み出し時刻とその補正されたターゲット時刻との差分を使用してクロック周波数を変調しながら、各パターンPFを読み出してから計算で求められた遅延時間後にトラックTGに各パターンPGを書き込む。 - 特許庁 - Based on time stamp information showing a transmission time included in the received packet, a fluctuation time arithmetic part 110 calculates relative delayed fluctuation to a reference packet, and a smoothing part 111 smoothes a calculated signal to extract a delayed fluctuation component caused by the error of the operation clock between transmission and reception terminals.
受信パケットに含まれる、送信時刻を示すタイムスタンプ情報に基づき、ゆらぎ時間演算部１１０が、基準パケットに対する相対遅延ゆらぎを算出し、算出された信号を平滑化部１１１で平滑し、送受信端末間の動作クロックの誤差に起因する遅延ゆらぎ成分を抽出する。 - 特許庁 - Even if the main oscillating circuit 120 having a different frequency is externally installed, the writing of data to the flash memory 100 is performed by the clock signal of the fixed frequency of the fixed oscillating circuit 130, whereby surplus voltage by the write disturb time error in data writing is minimized so as to hardly cause the holding omission of data.
周波数が異なるメイン発振回路１２０が外付けされる場合でも固定発振回路１３０の固定した周波数のクロック信号でフラッシュメモリ１００へのデータ書き込みを行うことで、データ書き込み時におけるライトディスターブ時間の誤差による余剰電圧を少なくし、データ保持抜けをし難くする。 - 特許庁 - An optical disk reproducing apparatus 100 is equipped with a phase error detector 7 for detecting an absolute value of the phase difference between a regenerated signal S1 and a sampling clock CLK, and the adaptive equalizing circuit 8 for equalizing a quantized regenerated signal S2 and outputting it on the basis of the equalization characteristics shown by tap coefficients C0, C1, C2.
光ディスク再生装置１００は、再生信号Ｓ１と、サンプリングクロックＣＬＫとの位相誤差の絶対値を検出する位相誤差検出器７と、タップ係数Ｃ０・Ｃ１・Ｃ２が示す等化特性に基づいて、量子化再生信号Ｓ２を等化して出力する適応等化回路８とを具備している。 - 特許庁 - This malfunction-preventing external memory interface circuit has: a data input synchronizing circuit 14 for sampling data outputted from the external ROM 50 by use of a clock; and an error decision circuit 15 deciding that data are effective when the data input synchronizing circuit 14 takes a sample of the same data successively at least two times.
外部ＲＯＭ５０から出力されたデータを、クロックを用いてサンプリングするデータ入力同期回路１４と、データ入力同期回路１４が少なくとも２回連続して同じデータをサンプリングしたときにそのデータを有効なデータと判定するエラー判定回路１５とを有することを特徴とする。 - 特許庁 - A frequency diffusion information generation circuit 90 is provided; sine waves are generated from phase error information and frequency diffusion information outputted from a digital LPF 8 by a second DTO 91 and a second DAC 92, and multiplied by an analog PLL 93; and thereby the clock generator capable of outputting clocks subjected to frequency diffusion from a clock output terminal 94, and consciously diffusing frequencies to suppress interference generated form high frequencies used by a system.
周波数拡散情報発生回路９０を設け、第二のＤＴＯ９１と第二のＤＡＣ９２にてデジタルＬＰＦ８から出力される位相誤差情報と周波数拡散情報から正弦波を発生し、アナログＰＬＬ９３で逓倍することにより、クロック出力端子９４から周波数拡散されたクロックを出力することができ、システムが用いる高い周波数からでる妨害を抑制するために意識的に周波数を拡散できるクロック発生装置を得ることができる。 - 特許庁 - Alternatively, when the communication data log such as the calling information, the internal error information and the patient information transmitted on the corridor lamp line are stored in the memories of the corridor lamps along with communication hours and displayed on the screens of the display parts as necessary, the communication hours are matched with the hour counted by a real time clock of a nurse call master machine 30.
また、廊下灯ライン上を伝送される呼出情報、内部エラー情報、患者情報等の通信データログを、通信時刻とともに廊下灯のメモリに記憶させ、必要に応じて表示部の画面上に表示させるにあたって、この通信時刻は、ナースコール親機３０のリアルタイムクロックにて計時されている時刻と整合性がとられる。 - 特許庁 - The timing synchronizing circuit 13 is provided with a symbol boundary calculation circuit 43 for performing filtering to the correlation peak value of a guard interval and estimating a symbol boundary value Nx, a symbol boundary correction circuit 44 for calculating the clock phase error on the basis of the symbol boundary position Nx and a start flag generation circuit 45 for generating a start flag for an FFT operation.
タイミング同期回路１３は、ガードインターバルの相関ピーク値に対してフィルタリングを行いシンボル境界値Ｎｘを推定するシンボル境界算出回路４３と、シンボル境界位置Ｎｘに基づきクロック位相誤差を算出するシンボル境界補正回路４４と、ＦＦＴ演算のためのスタートフラグを発生するスタートフラグ生成回路４５とを有している。 - 特許庁 - And, the device records the signal based on the driving signal generated by the driving signal generating circuit 102, and decides the phase difference minimizing an error rate or the reproduced signal of the recording signal as the optimal phase difference of the synchronous signal with respect to the external synchronous signal, and uses the synchronous signal having the optimal phase difference as a clock for recording the signal.
そして、駆動信号生成回路１０２により生成された駆動信号に基づいて信号を記録し、その記録信号の再生信号のエラーレートが最小となる位相差を外部同期信号に対する同期信号の最適位相差として決定し、その最適位相差を有する同期信号を信号の記録のためのクロックとして用いる。 - 特許庁
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