「clock error」を含む例文一覧(516)
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但し、クロックパルスＣＰの伝送エラーにより実同期パルスＷ２が欠落した場合には、合成回路４０は、欠落した実同期パルスＷ２に代えて疑似同期パルスＷ３を、データ処理回路３７に与える。 - 特許庁 - To provide a mobile phone capable of also coping with a frequency error of an RTC (real time clock) due to a temperature change and a secular change at a low cost with low power consumption and to provide an RTC correction method of the mobile phone.
低コスト及び低消費電力にて、温度変化・経年変化によるＲＴＣの周波数誤差にも対応することのできる携帯電話機及び携帯電話機のＲＴＣ補正方法を提供すること。 - 特許庁 - A pattern generator 250 generates a pattern for changing the phases of the synchronous clock signal, with a frequency corresponding to the smoothed error signal to output it as a frequency correction control signal for each pattern generation period of prescribed length.
パターン発生器２５０は、所定の長さのパターン発生期間毎に、平滑誤差信号に応じた頻度で同期クロック信号の位相を変更するパターンを発生して周波数補正制御信号として出力する。 - 特許庁 - To provide a timing correcting circuit and a receiver capable of obtaining a sampling clock signal and a symbol signal whose phase error is small in a short time, and improving the demodulating performance of a receiver.
位相誤差の小さいサンプリングクロック信号及びシンボルクロック信号を短時間で得ることができ、受信装置の復調性能を改善することが可能なタイミング調整回路及び受信装置を提供する。 - 特許庁 - In particular, the period averaging means enhances the stability of the recording clock by computing the approximate value of the average period for every one period of the wobble and reflecting the phase error of the wobble signal and the timer on the timer set value.
特に周期平均化手段は、ウォブル１周器毎に平均周期の近似値を算出し、ウォブル信号とタイマーの位相誤差をタイマー設定値に反映することにより、記録クロックの安定性を高めた。 - 特許庁 - As the result of decision (704), when they are adapted to the combination of preliminarily decided CPU clock and serial ID, start continues (705), and when they are not adapted, an error code is displayed (711), and start is inhibited (712).
判定（７０４）の結果、予め決められたＣＰＵクロックとシリアルＩＤの組み合わせに適合する場合には起動を続行する（７０５）が、適合しない場合はエラーコードを表示し（７１１）、起動しないようにする（７１２）。 - 特許庁 - Positions of the white line part extracted in this manner are counted by the clock obtained by dividing the horizontal synchronizing signal into 64, and this counted value is subtracted from value 32 corresponding to the frame center, and the result is taken as an error signal.
これにより抽出された白線部分の位置を水平同期信号を６４分割したクロックでカウントし、フレーム中央に相当する３２なる値からこのカウント値を減算して、これを誤差信号とする。 - 特許庁 - Error position polynomial-numerical polynomial arithmetic circuits 2a, 2b, 2c receive the syndrome orderly from the syndrome arithmetic circuit 1 without interruption, and respectively calculate them in parallel by (n/p) clock where (n/p) satisfies a relation of 3×(n/P)≥L>2×(n/P).
誤り位置多項式・数値多項式演算回路２ａ，２ｂ，２ｃはシンドローム演算回路１から順次、途切れることなくシンドロームを受け取って、それぞれ３×（ｎ／Ｐ）≧Ｌ＞２×（ｎ／Ｐ）クロックで並列に演算する。 - 特許庁 - To provide a duty correction voltage generating circuit capable of speedily normalizing a duty correction voltage used to decrease the duty error of a clock in the initial status of a delay locked loop.
遅延固定ループの初期状態においてクロックのデューティ誤差を減少させるのに用いられるデューティ補正電圧を迅速に正常化させることができるデューティ補正電圧発生回路を提供すること。 - 特許庁 - When a zerocross count gives a fixed value, an error signal is outputted in the direction of correction depending on how much a bit clock count is shifted from the intrinsic value thereby enabling the control of frequency.
ゼロクロスカウント値が一定の値になったとき、ビットクロックカウント値が本来あるべき値からどれだけずれているかによって、補正する方向へエラー信号を出力することにより、周波数制御が可能になる。 - 特許庁 - To provide a recorded information reproducing device reducing an error occurring when a synchronizing clock signal is generated from a signal read from a recording medium and the data are reproduced, and reproducing the high quality digital data.
記録媒体から読取られた信号から同期クロック信号を生成してデータを再生する際に生じる誤りを低減でき、高品質なデジタルデータの再生を可能にする記録情報再生装置を提供する。 - 特許庁 - Maximum restriction and linear restriction regarding timing can be handled at the same time by MPL(maximum plus linear) algorithm and the reliability of error diagnosis, signal tracking, and clock skew processing is improved.
ＭＰＬ（最大値プラス線形）アルゴリズムにより、タイミングに関する最大値制約および線形制約を同時に扱うことが可能となり、エラー診断、信号トラッキングおよびクロックスキューの処理の信頼性が向上する。 - 特許庁 - After application of power, a frequency comparator 7 detects a frequency error of the local oscillator 32 on the basis of the stable reception clock from a demodulator 6 and controls the switch 2 so that the transmission of the modulation carrier is stopped until the frequency error enters the preset permissible range.
電源投入後に周波数比較器７において、復調器６からの安定な前記受信クロックを基準として、局部発振器３２の周波数誤差を検出し、周波数誤差が予め設定した許容誤差範囲内に入るまで変調キャリアの送出を停止するようにスイッチ２を制御する。 - 特許庁 - The adjustment module 38 controls the clock frequency by a first frequency with a constant absolute value, when an error is greater than or equal to a threshold after a given period of time elapses or controls it by a second frequency whose absolute value is smaller than that of the first frequency when the error is less than the threshold.
調節部３８は、所定の期間経過後、誤差がしきい値以上である場合に、絶対値を固定した第１の周波数によってクロック周波数を制御し、誤差がしきい値未満である場合に、第１の周波数の絶対値よりも絶対値の小さい第２の周波数によってクロック周波数を制御する。 - 特許庁 - Additionally, a phase comparator and a phase frequency comparator are used in digital and analog PLLs, respectively, and operation is made so that the cumulative phase error between an ideal period and a reference signal to be generated is reduced in the digital PLL, thus preventing the cumulative phase error from easily occurring in a long-term defect and hence generating the stable clock.
またディジタルＰＬＬには位相比較器を、アナログＰＬＬには位相周波数比較器を用いると共に、ディジタルＰＬＬでは理想周期と生成する基準信号との累積位相誤差を減らすように動作させることにより、長期間の欠陥時にも累積位相誤差を生じにくくし、安定したクロックを生成する。 - 特許庁 - By correcting the standard time of the log at uploading by use of the time acquired from the server, even the printer having no real-time clock can suppress increase of an error in time information to record the log with high level of accuracy.
このように、サーバから取得された時刻を用いてアップロード時にログの基準時を修正することにより、リアルタイムクロックを有しないプリンタでも、時間情報の誤差の拡大を抑制し、精度良くログを記録することができる。 - 特許庁 - To provide an optical disk recorder capable of performing a correct recording while evading a recording error such as a write-in to address positions other than a target address when out of synchronism is caused between an address signal and a clock signal.
アドレス信号とクロック信号との間に同期ずれが発生した場合において、ターゲットアドレス以外のアドレス位置への書き込み等の記録の誤りを回避して、正しい記録を行うことのできる光ディスク記録装置を提供する。 - 特許庁 - When the word clock WCK has ideal sampling cycles, the value stored in the M detection register 52 is "1023", but if an error occurs, the value stored in the M detection register 52 is "1023" or below or "1024" and above.
ワードクロックＷＣＫが理想的なサンプリング周期を有していればＭ検出レジスタ５２に記憶される値は「１０２３」になるが、誤差があればＭ検出レジスタ５２に記憶される値は「１０２３」未満あるいは「１０２４」以上になる。 - 特許庁 - Alternatively, when the high band width is needed, for example, when the phase error is high in a loop, the filter can be controlled so as to improve response of the loop and to provide a comparatively high loop band width for tracking a standard clock.
他方で、高帯域幅が必要とされるとき、例えば、ループでの位相エラーが高いとき、フィルタは、基準クロックを追跡するためにループの応答性を高めるよう比較的高いループ帯域幅を提供するように制御され得る。 - 特許庁 - To hold a system time within a prescribed error against an external time without depending on the time of an external clock, or destroying a relation between interruption from an interval timer and a time updating time regardless of an elapsed time from the correction.
外部時計の刻みに依存することなく、また補正からの経過時間によらずに、インターバルタイマからの割込みと時刻更新時間との関係を崩すことなく、システム時刻を外部時刻に対して所定の誤差内に保つ。 - 特許庁 - Thereby, memory access when data is read out to a modulation circuit 200 from the memory 101 and memory access when the error correction code is written in the memory from the PI arithmetic circuit can be omitted, and a dynamic clock of the memory can be reduced.
これにより、メモリ１０１から変調回路２００にデータを読み出す際のメモリアクセスと、ＰＩ演算回路から誤り訂正符号をメモリに書き込む際のメモリアクセスを省略でき、メモリの動作クロックを低下させることができる。 - 特許庁 - When the detection circuit 100 informs the sampling circuit 90 about the preamble error by data sampled at either of a leading edge and a trailing edge of the clock, the sampling circuit 90 outputs the data sampled by the other edge as sampling data SPD.
サンプリング回路９０は、クロックの立ち上がりエッジ及び立ち下がりエッジの一方のエッジでサンプリングされたデータについてプリアンブルエラーが通知された場合には、他方のエッジでサンプリングされたデータをサンプリングデータＳＰＤとして出力する。 - 特許庁 - By this, the reproduction signal is free from the influence of the irradiation of the laser beam with the recording power at the mark-insertion part, and an error is not generated in a master clock generated in accordance with a reproduction signal.
これにより、マーク挿入部分での上記記録パワーのレーザ照射が再生信号に影響を与えないようにすることができ、再生信号に応じて生成されるマスタークロックに誤差を生じさせないようにすることができる。 - 特許庁 - An FIR tap coefficient control section 13 uses the frame synchronizing clock to operate in the known pattern portion and controls the FIR tap coefficient of the FIR filter 14 so as to minimize an error amount output from the subtracting section 12.
ＦＩＲタップ係数制御部１３は、フレーム同期クロックを用いることで既知パターン部分において動作し、減算部１２から出力される誤差量が最小になるように、ＦＩＲフィルタ１４のＦＩＲタップ係数を制御する。 - 特許庁 - To solve such a problem that a reading level of a small run-length signal becomes significantly small as higher the density of an optical disk is, a likeliest clock cannot be reproduced, bit slip is caused in the reproduced signal, and an error rate of the reproduced signal is deteriorated.
光ディスクの高密度化が進むにつれ、ランレングスの小さい信号の読み取りレベルは大幅に小さくなり、確からしいクロックを再生できず、再生信号にビットスリップが発生し、再生信号のエラーレートが悪化する。 - 特許庁 - To provide a sampling position adjustment device for a digital display device and a method therefor which can adjust the position of a sampling clock without an error by a low-performance microcomputer even if the resolution of the digital display device becomes high.
本発明はデジタルディスプレイ装置の解像度が高くなるとしても低性能のマイコンによりエラーのないサンプリングクロックの位置調整が可能なデジタルディスプレイ装置のサンプリング位置調整装置及びその方法を提供する。 - 特許庁 - To realize a system to suppress a synchronization error to be caused during time synchronization processing due to a load of a communication route to be connected among computers when time of a built-in clock of each computer is synchronized among a plurality of computers.
複数の計算機間で各計算機が内蔵する時計の時刻を同期させる場合に、計算機間を接続する通信経路の負荷によって時刻同期処理中に発生する同期誤差を抑制する方式を実現する。 - 特許庁 - Dimensional deviation occurs in an etching process or the like as mentioned above, and even if a gate increases or decreases in length, the size of a relative error in the length of the gate in the clock driver gets smaller than that in the flip-flop group.
このように、エッチング工程等により寸法ずれが発生し、ゲート長が増加又は減少したとしても、クロックドライバにおけるゲート長の相対誤差の大きさはフリップフロップ群における相対誤差の大きさよりも小さくなる。 - 特許庁 - The read clock generator circuit has no need of generating reference signals in own circuit but can feed the fed reference signal added with a timing error, when reading signals, to the controlled oscillator.
リードクロックを生成する信号生成回路においては、基準信号を自己回路内で生成する必要がなく、供給された基準信号に信号を読み出すときのタイミング誤差を付加して制御発振器に供給することができる。 - 特許庁 - To provide an electric energy measurement device which can reduce a frequency error of pulse output to an electric energy measurement value without raising a frequency of a clock and a calibration method of a watt-hour meter using the same.
クロックの周波数を高くすることなく、電力量測定値に対するパルス出力の周波数誤差を小さくできる電力量測定装置およびこれを用いた電力量計の校正方法を提供すること。 - 特許庁 - The phase lock loop which is inputted with an EFM signal and a PLL clock signal, detects a frequency and phase and forms the PLL clock signal synchronized with the EFM signal by regulating control current with the result thereof includes a charge pump 140, a first low-pass filter 150, a voltage control oscillator 170 and a static phase error control section 160.
EFM信号とPLLクロック信号を入力して周波数及び位相検出し、その検出結果で制御電流を調整してEFM信号に同期されるPLLクロック信号を生成する位相同期ループに係り、電荷ポンプ１４０、第１低域通過フィルター１５０、電圧制御発振器１７０及び静止位相誤差制御部１６０を含む。 - 特許庁 - A sector correction processing section 34 measures an error caused by a fluctuation in frequency synchronized with rotation with respect to a predetermined writing start position as the clock number of the clock signal of a negative ohmat frequency for each sensor of a disk, and corrects the starting position of the format pattern signal of each sector including a servo frame signal stored in a memory.
セクタ補正処理部３４は、ディスクの各セクタ毎に、予め定めた書込開始位置に対する回転に同期した周波数変動による誤差を、負オーマット周波数のクロック信号のクロック数として測定し、メモリに格納されたサーボフレーム信号を含む各セクタ毎のフォーマットパターン信号の開始位置を測定誤差により補正する。 - 特許庁 - By providing an offset circuit and detecting a phase error corresponding to the phase information adding prescribed offset to phase information from a digital VCO, the phase deviation can be eliminated between the disk reproduced signal and the extracted clock in the entry of the post-stage circuit and increase in the probability for the read error can be suppressed.
オフセット回路を設けてディジタルＶＣＯからの位相情報に対して所定のオフセットを付加した位相情報により位相誤差検出を行うことで、後段回路の入口におけるディスク再生信号と抽出クロックの位相ずれをなくすることができ、読み取りエラーの発生する確率が高くなることを抑えることが可能となる。 - 特許庁 - A processing section 4 has a fundamental field frequency, is designed to process the audio data based on the fundamental format and operates on the clock meeting the sampling frequency, thereby performing encoding processing for error correction of the audio data adapted to the fundamental format.
処理部４は、基本フィールド周波数を有し基本フォーマットに基づいたオーディオデータを処理するように設計されており、サンプリング周波数に応じたクロックで動作し基本フォーマットに適合したオーディオデータのエラー訂正用の符号化処理を行う。 - 特許庁 - To provide a spread spectrum communication system that can accurately detect a maximum correlation value without being affected by a frequency error of a reference oscillator by correcting a chip clock phase without using a highly accurate receiver-side reference oscillator.
高精度の受信側基準発振器を使用することなくチップクロック位相の補正を行うことで、基準発振器の周波数誤差の影響を受けることなく最大相関値の正確な検出を可能にするスペクトラム拡散通信方式を提供する。 - 特許庁 - The recovery device and its recovery method according to the present invention can generate the sampling clock so that a plurality of edges of the sampling clocks exist in the eye opening area of the serial data, and can reduce the error generation within the data recovery time.
本発明によるデータ復元装置及びその復元方法は、直列データのアイオープン領域内でサンプリングクロック信号のエッジが複数存在するようにサンプリングクロック信号を発生し、データ復元時にエラー発生を減少させうる。 - 特許庁 - The signal generating unit 13 detects phase states of the distributed multiphase clock MP1 and, based on the detected phase states, generates analog voltage signals LV0 and LV1 having a voltage value indicative of a phase error in the multiphase clocks MP1.
信号生成部１３は、当該分配された多相クロックＭＰ１の位相状態を検出し、当該検出された位相状態に基づいて多相クロックＭＰ１の位相誤差を表す電圧値を持つアナログ電圧信号ＬＶ０，ＬＶ１を生成する。 - 特許庁 - The computation processing unit 9 computes an angular error θerr of the roller 1 based on a desired count value C(0) stored in a control data memory 8 and the ratio ω0/fc of a desired angular velocity ω0 to a frequency fc of the clock pulse.
演算処理部９は送られたカウント値Ｃ（ｎ）と、制御データ記憶部８に記憶した目標カウント値Ｃ（０）と目標角速度ω０とクロックパルスの周波数ｆｃの比ω０／ｆｃによりローラ１の角度偏差θerrを算出する。 - 特許庁 - To reduce jitter of outputs without generating error in responsiveness to a frequency control value between outputs in a frequency generator which outputs clock signals of a plurality of kinds of frequencies in accordance with the frequency control value.
周波数制御値に応じて複数種類の周波数のクロック信号を出力する周波数発生器において、各出力間で前記周波数制御値に対する応答性に誤差が発生せず、かつ各出力のジッタを少なくできるようにする。 - 特許庁 - The technique includes reducing power in a wireless communication device for a first sleep period and then increasing power in the wireless communication device for an intermediate wake period after the first sleep period to estimate an error of a sleep clock.
第１のスリープ期間の間、無線通信デバイスにおける電力を低減することと、その後、スリープクロックのエラーを推定するために、第１のスリープ期間後、中間ウェイク期間の間、無線通信デバイスにおける電力を増加させることとを含む。 - 特許庁 - Since the buffer 816 can read all the interleaved data in one clock cycle, a data rearrangement circuit or the like to store the data to the buffer is not required and a bit number for the error position information of the user data can be decreased.
これにより、バッファ８１６は、１クロックサイクルで全インタリーブのデータを読み込むことができるため、データをバッファに格納するためのデータ並べ替え回路等が不要となり、かつ、ユーザデータ誤り位置情報のビット数を削減することができる。 - 特許庁 - To reduce manufacturing cost by stably generating a synchronization signal even to a low-quality input optical signal, improving phase error detection sensitivity to a clock signal possessed by the input optical signal, and reducing timing jitters of the synchronization signal.
低品質の入力光信号に対しても、安定して同期信号を発生するとともに、入力光信号が有するクロック信号に対する位相誤差検出感度を高くし、同期信号のタイミングジッタを低減し、製造コストを削減することである。 - 特許庁 - A PLL circuit consisting of an AD converter 22, a likelihood reference temporary identification circuit 40, a phase error detection circuit 15, a DA converter 17, a loop filter 18 and a voltage control oscillator 20 generates a clock signal 21 synchronized in phase with reproduction data.
ＡＤ変換器２２、尤度参照仮識別回路４０、位相誤差検出回路１５、ＡＤ変換１７、ループフィルタ１８、電圧制御発振器２０からなるＰＬＬ回路により、再生データに位相同期したクロック信号２１を発生する。 - 特許庁 - To reduce the number of switches to be serially connected and to avoid increase of output errors due to increase of clock feed-through and a linearity error of a buffer amplifier in an electronic circuit having a voltage selection output circuit such as a DAC and an SCF.
ＤＡＣ等電圧選択出力回路とＳＣＦとを有する電子回路において、直列接続されるスイッチの数を少なくするとともに、クロックフィードスルーの増大やバッファアンプのリニアリティエラーによる出力誤差の増加を避けること。 - 特許庁 - By this, since errors can be corrected even in a stop period when the rotation of a disk medium 100 stops, it becomes possible to make the clock frequency of the error correction circuit 102 lower than that of real-time correction operation.
この構成により、ディスク状媒体１００の回転が停止する休止期間にもエラー訂正処理を行うことが可能であるため、リアルタイム動作に比べてエラー訂正処理回路１０２のクロック周波数を低クロック化することが可能となる。 - 特許庁 - To provide a signal processor with which exact phase synchronism is established and equalization characteristics are not degraded by the competition of phase synchronizing processing and adaptive equalizing processing by generating a clock signal while detecting a phase error from an adaptively equalized signal.
再生ないし受信した信号からのデータ検出に際し、適応等化後の信号から位相誤差を検出してＰＬＬによりクロック信号を発生すると、ＰＬＬと適応等化の動作が互いに競合し十分な等化ができなくなってしまう。 - 特許庁 - An audio signal processing circuit 26 converts an analog audio signal from an audio input terminal 24 into a digital signal with a self-running clock, encodes the digital signal with a prescribed method with error correction and gives the result to a recording processing circuit 30.
音声信号処理回路２６は、音声入力端子２４からのアナログ音声信号を自走式クロックによりディジタル信号に変換した後、所定方式で符号化し、誤り訂正符号化して記録処理回路３０に供給する。 - 特許庁 - A signal processing circuit 14 uses a discrimination result by the discrimination circuit 13 and a subtraction result by the subtractor 12 to detect whether a phase of a recovered synchronizing clock signal is lead to or delayed from the input RF signal and outputs a phase error signal.
信号処理回路１４は、判定回路１３における判定結果と減算器１２の減算結果とを用いて、入力ＲＦ信号に対して再生同期クロック信号が進み又は遅れ位相を検出し、位相誤差信号を出力する。 - 特許庁 - A phase error detection unit 4 determines a difference between terms of an output word clock LRCKo and an input word clock LRCKi using an LRCK term counter 41 and a 256 subtracter 42, the difference is cumulatively added by a cumulative addition unit 43, a comparison unit 414 performs comparison on whether the cumulatively added value exceeds one term of LRCKo and if it exceeds one term, a phase delay/progress signal is outputted.
位相差検出部４は、出力ワードクロックＬＲＣＫｏと入力ワードクロックＬＲＣＫｉの周期の差をＬＲＣＫ周期カウンタ４１と２５６減算器４２により求めて累積加算部４３で累積加算し、その累積加算値がＬＲＣＫｏの１周期分を超えたかどうかを比較部４１４で比較し、１周期分を超えると位相遅れ／進み信号を出力する。 - 特許庁 - An error correction frame including a payload storing the data of low order group signals, a redundant byte storing a redundant code for correcting data error generated in the transmission line, and an overhead storing predetermined control information is generated for every a plurality of low order group signals using a common clock and then they are subjected to time sharing multiplexing.
低次群信号のデータが格納されたペイロード、伝送路中で発生したデータ誤りを訂正するための誤り訂正用の冗長符号が格納された冗長バイト、及び所定の制御情報が格納されたオーバーヘッドを備えた誤り訂正用フレームを、共通のクロックを用いて複数の低次群信号毎にそれぞれ生成し、それらを時分割多重する。 - 特許庁
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