「clock error」を含む例文一覧(516)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 次へ＞- Therefore, it is possible to avoid connection convergence to the management device 4 due to an error of the auxiliary clock.
そのため、補助時計の誤差による管理サーバ４への接続の集中を回避することができる。 - 特許庁 - A positioning computation part 370 performs positioning computation by Kalman filter processing, based on the residuals and on a clock error.
測位演算部３７０は残差とクロック誤差に基づいてカルマンフィルタ処理により測位演算を行う。 - 特許庁 - A clock error signal routes the digital input signal to the DAC in the same way as the operation of the DAC.
クロックエラー信号は、ＤＡＣの動作と同様にＤＡＣへのデジタル入力信号のルーティングをする。 - 特許庁 - LOW FREQUENCY SLEEP CLOCK ERROR CORRECTION WITHIN MOBILE STATION OPERATING IN SLOTTED PAGING MODE
スロットされたページングモードにおいて動作している移動局内における低周波数スリープクロックエラー補正 - 特許庁 - To produce a synchronous clock for correcting a characteristic error inherent to an engine and supplying the same to a controller.
エンジン固有の特性誤差を補正する同期クロックをエンジン側で生成し、コントローラに供給する。 - 特許庁 - To provide a composite device for reducing a time error and a time bag between a plurality of clock means.
複数の計時手段間の時刻誤差と時間差を少なくさせた複合装置を提供することにある。 - 特許庁 - SYSTEM AND METHOD FOR CORRECTING GAIN ERROR CAUSED BY TRANSITION DENSITY CHANGE IN CLOCK REPRODUCING SYSTEM
クロック再生システムにおける遷移密度変化に起因する利得誤差を補正するためのシステム及び方法 - 特許庁 - The clock terminal of a frequency error counter 101 receives an oscillation signal (C) from a voltage controlled oscillator.
周波数誤差カウンタ１０１は、電圧制御発振器の発振信号ｃをクロック端子に入力する。 - 特許庁 - Also, the frequency of the pilot signal detecting clock is corrected at the time of the particular reproduction in such a manner that a reproduction clock obtained from a reproduction clock generating circuit 62 is applied to a correction circuit 61 for detecting the tracking error.
また、特殊再生時には、再生クロック生成回路６２から得られる再生クロックをトラッキング誤差検出用補正回路６１に与え、パイロット信号検出クロックの周波数を補正する。 - 特許庁 - To shorten the time up to clock synchronization by avoiding erroneous decision due to a noise and making it possible to decide clock synchronization in spite of a phase/frequency error when performing clock synchronization decision of a QPSK signal.
ＱＰＳＫ信号のクロック同期判定の際に、ノイズによる誤判定を避けるとともに、位相・周波数誤差にかかわらずクロック同期判定ができるようにし、クロック同期までの時間を短くする。 - 特許庁 - A time maintenance processing section 54 sets the clock of a precise oscillator 10 for communication to be a reference clock, compares a reference clock counter 51 with an RTC counter 52, and calculates the error of an RTC frequency in advance.
タイムメンテナンス処理部５４は、高精度の通信用発振器１０のクロックを参照クロックとし、参照クロックカウンタ５１とＲＴＣカウンタ５２を比較してＲＴＣ周波数の誤差を予め計算する。 - 特許庁 - To realize a PLL circuit that can reduce a phase error of a generated clock signal and decrease a bit error rate BER considerably at reproduction of data.
生成したクロック信号の位相誤差を低減でき、データ再生におけるビット誤り率ＢＥＲを大幅に低減できるＰＬＬ回路を実現する。 - 特許庁 - The laser driving integrated circuit is provided with a means for detecting the modulation error of the strobed modulation signal and inverting the phase of the recording clock when the the error occurs.
ストローブされた変調信号の変調誤りを検出し、誤りが発生した際には記録クロックの位相を反転させる手段を設けた。 - 特許庁 - An error detecting circuit 140 retimes the system clock T0 by using one of the clocks F1 and F1n obtained by the circuit 120 and outputs the retimed clock as an external signal O to the outside, and also detects an error in timing between the clock having the frequency divided by the frequency dividing circuit 120 and the system clock.
エラー検出回路１４０は、分周回路１２０により分周されたクロックＦ１，Ｆ１ｎの何れかを用いてシステムクロックＴ０をリタイミングして外部に信号Ｏとして出力すると共に、分周回路１２０により分周されたクロックとシステムクロックとの間のタイミングエラーを検出する。 - 特許庁 - A clock control part 3 stores normal data except error blocks even when hour data or minute data among time code signals becomes in error at the reception of standard radio waves and moves time data forward by an internal clock 6.
時計制御部3は、標準電波受信時にタイムコード信号中の時データ或いは分データがエラーとなったときもエラーブロック以外の正常データを格納し、内部時計6によって時刻データを歩進させる。 - 特許庁 - To provide a time error compensation device for compensating the time error between a transmitter sample clock inside a multi-carrier transmitter and a receiver sample clock inside a multi-carrier receiver.
マルチキャリア送信機内の送信機サンプルクロックとマルチキャリア受信機（ＲＸ１、ＲＸ２）内の受信機サンプルクロック（ＣＬＫ）との間の時間誤差（ε、Δｋ）を補償する時間誤差補償装置（ＴＣＯＭＰ）を提供すること。 - 特許庁 - To provide a clock generating apparatus for outputting a delay clock signal synchronously (closely synchronously) with timing of a write enable signal or the like so as to reduce the possibility of occurrence of a setup error and a hold error in a peripheral.
ライトイネーブル信号等のタイミングに同期（最も近く同期）した遅延クロック信号を出力してペリファラルにセットアップエラーやホールドエラーの発生する可能性を低減するクロック生成装置を提供する。 - 特許庁 - A calculation section 30 calculates a setting value of the error rate set by the user to obtain the number of clocks to attach the error to the data with intervals of a prescribed clock and an error at the arithmetic operation.
計算部３０は、ユーザにより設定されたエラーレートの設定値に対して演算を行い、データに対して一定のクロック間隔でエラーを付加するためのクロック数及び演算時の誤差を求める。 - 特許庁 - The error diffusion arithmetic circuits 901 and 902 are provided with error FIFOs 922 and 932 for holding the value of said error and in order to use the value for error diffusion processing in the next clock timing, said error diffusion processing to the plurality of continuous pixels is simultaneously performed in parallel.
これら誤差拡散演算回路９０１，９０２には、それぞれ上記の誤差の値を保持する誤差ＦＩＦＯ９２２，９３２を備え、次のクロックタイミングにおける誤差拡散処理で用いるため、連続する複数の画素に対する前記誤差拡散処理を同時並列処理可能にする。 - 特許庁 - To provide a phase lock loop in restoration of a wideband channel clock and a static phase error control method for the same.
広帯域チャンネルクロック復元時の位相同期ループ及びその静止位相誤差制御方法を提供する。 - 特許庁 - For a given clock cycle, the presence of an error bit in the PRBS generated by the device is detected.
所与のクロック・サイクルの間に、デバイスによって生成されたＰＲＢＳ中のエラー・ビットの存在を検出する。 - 特許庁 - The processing section 4 operates on the clock meeting the converted sampling frequency and performs the encoding processing for error correction.
処理部４は、変換されたサンプリング周波数に応じたクロックで動作し、エラー訂正用の符号化処理を行う。 - 特許庁 - The PC 11 corrects relative error of the times of the clock parts 10b, 12b.
ＰＣ１１は取得した送信時の両時刻から、時計部１０ｂ、１２ｂの時刻の相対的誤差を補正する。 - 特許庁 - To apply plural clock synchronization circuits to plural programs and to prevent an error accompanying the re-stamping of a PCR value.
複数の番組に対し複数のクロック同期回路を適用してＰＣＲ値の再スタンピングに伴う誤差を防ぐ。 - 特許庁 - On the basis of this clock error information, the base station corrects the time of transmission to the portable radio equipment and performs transmission.
基地局はこのクロック誤差情報をもとに携帯無線機への送信時刻を補正して送信を行う。 - 特許庁 - To provide a recorder that can easily generate a synchronizing clock and does not cause increase in a data error rate after decoding.
同期クロック生成が容易になり、復号後のデータ誤り率の増大を招かない記録装置を提供する。 - 特許庁 - The generation of the error in the master clock is prevented, and accordingly the mark is accurately recorded to the mark-insertion position.
マスタークロックの誤差が防止されることで上記マーク挿入位置に正しくマークを記録することができる。 - 特許庁 - Large volume of high frequency data and synchronized clock are transferred by LVDS (Low-Voltage Differential Signaling) to reduce the number of terminals, and wiring is performed so that the wiring of the data and wiring of the clock have approximately equal length, so as to eliminate a synchronous error of the data and clock.
端子数を削減するために大容量な高周波データと同期クロックをＬＶＤＳにて転送、このデータとクロックの配線を略等長に配線することで、データとクロックの同期エラーをなくす。 - 特許庁 - To correct a measuring error between a clock for a system operation having an oscillation frequency higher than that of time information and a time data in the present prepared in an RTC (real time clock).
時刻情報よりも高い発振周波数のシステム動作用クロックとＲＴＣ（リアルタイムクロック）で作成される現在時刻データとの計測誤差を補正する。 - 特許庁 - A control section 25 controls a chip clock phase of a chip clock generator 26 by taking a 2nd synthesizer 13 and a correlation detection section 14 as well as a frequency error into account.
制御部２５は、第２シンセサイザ１３および相関検出部１４のみならず周波数誤差を考慮してチップクロック発生器２６のチップクロック位相を制御する。 - 特許庁 - To provide an information recording and reproducing method and a device capable of lowering an error correction clock frequency and expanding a degree to freely select a clock frequency.
エラー訂正処理のクロック周波数が下げられ、クロック周波数選択の自由度を広げることが可能な情報記録再生方法及び装置を提供する。 - 特許庁 - To provide a method for generating a clock signal by a controllable phase offset with improved phase error of a multiphase clock signal generated in two connected LCVCOs.
２つの結合されたＬＣＶＣＯにおいて生じる多相クロック信号の位相誤差を改善し、制御可能な位相オフセットでクロック信号を生成する方法を提供する。 - 特許庁 - To provide a clock reproducing device capable of reproducing a clock regardless of the frequency error quantity due to the carriers of the transmitting and receiving sides of digital radio equipment.
デジタル無線装置の送信側と受信側の搬送波による周波数誤差量にとらわれずにクロック再生を行なうことのできるクロック再生装置を提供。 - 特許庁 - Thereby, necessity for continuing the generation of the high-speed clock to detect a clock error even in short-time wireless communication can be eliminated and power consumption can be reduced.
従って、短時間の無線通信でもクロック誤差を検出するために高速クロックの発生を継続する必要をなくし、消費電力を低減することができる。 - 特許庁 - A processing part uses each stored value N directly related to accumulation distribution of jitter found with the PLL clock signal to calculate error of the PLL clock signal.
処理部は、ＰＬＬクロック信号において発見されたジッタの累積分布に直接関係する各記憶値Ｎを用いて、ＰＬＬクロック信号の誤差を計算する。 - 特許庁 - To provide a clock generating circuit which can adjust the frequency that an output clock possibly has at fine intervals while suppressing jitters (error of frequency) amplified by a PLL.
ＰＬＬにより増幅されるジッタ（周波数の誤差）を抑えつつ、出力クロックのとり得る周波数を細かな間隔で調整できるクロック生成回路を提供する。 - 特許庁 - To correct a phase error between the data and clock signals in a simple constitution by encoding each of plural data signals, having phases slightly different from the phase of an incoming data signal in accordance with leading or the trailing edge of a clock signal respectively.
クロック信号とデータ信号とが並列に伝送される通信方式で、簡単な構成によりデータ信号とクロック信号との位相誤差を補正する。 - 特許庁 - If the clock-time comparator 313 determines that it cannot meet the scheduled decoding clock-time information when the video packet is retransmitted, a processing unit 314 adds an error correction code to the video packet and transmits it.
再送したのでは映像パケットのデコード予定時刻に間に合わないと判断すると、処理手段３１４にて映像パケットに誤り訂正符号を付加して送信する。 - 特許庁 - A CPU 6 computes a correction value minimizing an error of the real time clock from a differential between the count value of the actual use time and the count value of the memory 5 to set it to the real time clock RTC 2.
ＣＰＵ６は、実使用時のカウント値とメモリ５のカウント値との差分からリアルタイムクロックの誤差が最小となる補正値を算出してＲＴＣ２に設定する。 - 特許庁 - To provide a means that constantly selects a clock which deteriorates little due to a distance from a clock supply source and assures communications that are low in error rates and high in quality.
クロックの供給源からの距離による劣化の少ない高精度のクロックを常に選択し、誤り率の低い高品質な通信を確保する手段を提供する。 - 特許庁 - As the result, each of the nodes synchronizes with a clock that is very accurate, and deteriorates little according to a distance from a clock supply source, so that communications low in error rates and high in quality can be ensured.
この結果、各ノードは、クロックの供給源からの距離による劣化の少ない高精度のクロックに同期し、誤り率の低い高品質な通信を確保できる。 - 特許庁 - The output of the adding means 5 is smoothed by a loop filter 6 and a clock oscillation means 7 oscillates a clock according to the smoothed phase error information.
加算手段５の出力は、ループフィルタ６により平滑化され、その平滑化された位相誤差情報に基づいてクロック発振手段７はクロックを発振する。 - 特許庁 - When the duty cycle corresponding to the test clock is different from a predetermined duty cycle, the apparatus modifies the duty cycle of the test clock signal so as to reduce an error.
装置は、テスト・クロック対応のデューティ・サイクルが所定のデューティ・サイクルとは異なる場合に、誤差を低減するためにテスト・クロック信号のデューティ・サイクルを変更する。 - 特許庁 - A phase error detection section 4 calculates the phase error between the regenerated data and the regenerated clock, a feedback amount calculation section 6 obtains a feedback amount in proportion to the phase error, and a clock generating section 2 uses the feedback amount to correct sum data outputted from a center frequency calculation section 8 and accumulates the sum after the correction to generate the recovery clock.
位相誤差検出部４にて、受信データと再生クロックとの位相誤差を演算し、帰還量計算部６にて、その位相誤差に比例した帰還量を求め、クロック発生部２にて、その帰還量を用いて、中心周波数計算部８が出力してくる加算データを補正し、その補正後の加算値を累積加算することで、再生クロックを生成する。 - 特許庁 - As a result, when the clock discrimination section 5 detects a fault of the clock pulses, such as missing of the pluses, the clock discriminating section 5 outputs an alarm indication signal denoting a frequency, whose fault is detected to a clock state display section 7 and outputs an error signal to a three-digit decimal counter 8.
この結果、クロックパルスの欠如等の異常を検出した場合は、異常が検出された周波数を通知するアラーム表示信号をクロック状態表示部７に出力すると共に、エラー信号を３桁１０進カウンタ８に出力する。 - 特許庁 - To correct an error in accordance with fluctuation of a clock frequency of a clock oscillator built in a microcomputer to be adopted for multiplex communication equipment of single master system by a LIN protocol, even when the clock frequency may shift from a specified value caused by the clock oscillator.
ＬＩＮプロトコルによるシングルマスタ方式の多重通信装置に採用するマイコンに内蔵のクロック発振子が要因となり、そのクロック周波数が規定値からずれる場合があっても、このクロック周波数の変動に伴う誤差を補正が可能となるようにする。 - 特許庁 - A reference clock generating circuit 101 generates a 1st reference clock regarding transmission to and reception from a base station CS1 and detects error information on timing between a 2nd reference clock regarding transmission to and reception from a base station CS2 and a 2nd reference clock.
基準クロック生成回路１０１にて、基地局ＣＳ１との送受信に関わる第１の基準クロックを生成するとともに、基地局ＣＳ２との送受信に関わる第２の基準クロックと上記第１の基準クロックとのタイミングの誤差情報を検出する。 - 特許庁 - An error amount in bit units is calculated from errors based on respective counter clocks calculated using the division value and the characteristic division value, and based on the error amount, an initial value, which is referenced when the number of clock cycles of the counter clock is counted, is determined.
分周値と特性分周値を用いて算出されるそれぞれのカウンタークロックに基づく誤差からビット単位での誤差量を算出し、その誤差量をもとにカウンタークロック数の計数を行う際の初期値を決定する。 - 特許庁 - The image forming device calculates further a correction factor for correcting a measurement error due to an error of each clock oscillator, based on the time interval measured by each CPU, and corrects a clock count value indicating timing of driving a load, based on the correction factor.
さらに、各ＣＰＵで計測された時間間隔に基づき、各クロック発振器の誤差による計測誤差を補正するための補正係数を算出し、負荷を駆動するタイミングを示すクロックカウント値を補正係数に基づいて補正する。 - 特許庁 - The device 2 is provided with a PCR extraction circuit 204 which extracts the PCR; an STC (System Time Clock) counter 205; a 27 MHz oscillator 206; and an error detecting circuit 207 which detects an error of the reproduction rate clock frequency.
また、装置２が、ＰＣＲを抽出するＰＣＲ抽出回路２０４と、ＳＴＣカウンタ２０５と、２７ＭＨｚ発信器２０６と、再生レートクロック周波数のエラーを検出するエラー検出回路２０７とを備えるようにした。 - 特許庁
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