「clock error」を含む例文一覧(516)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 次へ＞- A clock reproduction loop is composed by using a phase comparator 3 which generates a phase error signal at a rising edge of a reproduction clock signal CLOCK, and a synchronization circuit 8 which performs a data latch operation in synchronization with a falling edge of the reproduction clock signal CLOCK is provided at a preceding stage of the digital signal processing circuit.
再生クロック信号ＣＬＯＣＫの立ち上がりエッジで位相誤差信号を生成する位相比較器３を用いてクロック再生ループを構成し、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに同期してデータラッチ動作を行う同期化回路８をデジタル信号処理回路の前段に設ける。 - 特許庁 - An error diffusion result of the pixel adjacent to the concerned pixel by two pixels is obtained by a CWBa 708a at the same clock timing as that for the error diffusion operation on the concerned pixel.
注目画素から２つ隣の画素における誤差拡散結果は、注目画素の誤差拡散演算を行うのと同じクロックにてＣＷＢａ７０８ａで求める。 - 特許庁 - To provide a PLL circuit capable of smoothly correcting a phase error of a sampling clock by timely and speedily detecting a frequency error by simple arithmetic processing.
簡易な演算処理にて、適時かつ迅速に、周波数誤差を検出でき、これにより、サンプリングクロックの位相誤差を円滑に補正できるＰＬＬ回路を提供する。 - 特許庁 - A control section 25 stores an accumulated error and advances or delays the chip clock phase every time the accumulated value reaches a predetermined adjustment width to correct the frequency error.
制御部２５は、誤差の累積値を記憶し、予め決められた調整幅になる毎にチップクロック位相を進相又は遅相させて周波数誤差を補正する。 - 特許庁 - To lower high-speed acquisition and a clock speed and to correct an error in transmission frequency according to an error in reception frequency by digitizing an AFC circuit.
ＡＦＣ回路をデジタル化し、高速引込み及びクロック速度を低下させると共に、受信周波数の誤差に応じて送信周波数の誤差の補正を可能とする。 - 特許庁 - To correct detection of steady phase rotation caused by residual carrier frequency error, or the like, and to correct detection of phase rotation caused by clock error.
残留キャリア周波数誤差等に起因する定常位相回転の検出補正を可能とし、さらにクロック誤差に起因する位相回転の検出補正を可能にする。 - 特許庁 - To provide an error diffusion processing apparatus capable of achieving high-speed operation processing when executing an error diffusion operation at the same clock timing on two pixels at every other pixel, the two pixels being designated as concerned pixels, respectively; and to provide an error diffusion processing method.
１画素おきの２画素それぞれを注目画素とした誤差拡散演算を同じクロックで行う際に、その演算処理の高速化を図れる誤差拡散処理装置及び誤差拡散処理方法を提供する。 - 特許庁 - In one error diffusion arithmetic circuit 901, the value of an error from an output value in quantizing the concerned pixel to be operated first is outputted to the other error diffusion arithmetic circuit 902 within the same clock timing.
一方の誤差拡散演算回路９０１では、先に演算されるべき注目画素が量子化された際の出力値との誤差の値を、同じクロックタイミング内で別の誤差拡散演算回路９０２に出力する。 - 特許庁 - To provide a symbol position detecting device capable of establishing less-error clock synchronism with a data transmitting device side.
データ送信装置側と誤差の少ないクロック同期を確立することが可能なシンボル位置検出装置を提供すること。 - 特許庁 - To maintain a baud rate within an error tolerable range, and to lower the frequency of clock pulse used for measuring time.
ボーレートを誤差の許容範囲内に維持可能にすると共に、時間の計測に用いるクロックパルスの周波数を低くする。 - 特許庁 - The sub-CPU finds an error of the time measured based on the second clock, by the received pulse signal (S14).
サブＣＰＵは、受信したパルス信号により、第２のクロックに基づいて計測される時間の誤差を求める（Ｓ１４）。 - 特許庁 - Accumulated phase error is reduced through the use of a parallel accumulator that tracks accumulated phase relative to the system clock.
並列アキュミュレータを用い、システム・クロックに関して蓄積位相を追跡することによって、蓄積位相誤差を減少させる。 - 特許庁 - To simplify a device configuration in the case of digitizing a phase error according to a wide range frequency of a pixel clock signal.
ピクセルクロック信号の広範囲の周波数に対応して位相誤差をディジタル化する場合の装置構成を簡素化する。 - 特許庁 - Then, the clock signal is changed to the target value (TK) and a critical path generating the error of a setup condition is detected.
次いで、クロック信号を目標値（ＴＫ）に変更してセットアップ条件のエラーが生じるクリティカルパスを検出する。 - 特許庁 - To provide a pixel clock generation device capable of highly accurately correcting an error of a scanning speed due to various causes.
様々な要因により生じる走査速度の誤差を高精度に補正できる画素クロック生成装置を提供する。 - 特許庁 - A phase error correction circuit 12 detects a phase difference between a reference clock signal PREF and a multiplied clock signal POUT, and makes correction multiple times in one control cycle to synchronize an output phase of the multiplied clock signal POUR with the reference clock signal PREF depending on the phase difference.
位相誤差補正回路１２は、基準クロック信号ＰＲＥＦと逓倍クロック信号ＰＯＵＴとの位相差を検出し、その位相差に応じて、逓倍クロック信号ＰＯＵＲの出力位相を基準クロック信号ＰＲＥＦに同期させる補正を、１制御周期の間に複数回実行する。 - 特許庁 - On the basis of the phase comparing signal SPD, a control logic circuit 2 judges the advancement of the phase of the feedback clock RCLK relative to the input clock ICLK and controls a delay time DT of the VDL 1R so that the phase error of the input clock ICLK and the feedback clock RCLK can become zero.
制御ロジック回路２は位相比較信号ＳＰＤに基づき、帰還クロックＲＣＬＫの入力クロックＩＣＬＫに対する位相の進み具合を判断し、入力クロックＩＣＬＫと帰還クロックＲＣＬＫとの位相誤差がゼロになるように、ＶＤＬ１Ｒの遅延時間ＤＴを制御する。 - 特許庁 - Since ΔΣ modulation output processed in accordance with a multiplication clock of 1024fs, which a PLL part 60 generates, is formed in synchronizing with a clock CK of 256fs, influence of jitter (time-base error) existing in the multiplication clock is avoided.
ＰＬＬ部６０が発生する１０２４ｆｓの逓倍クロックに従って処理されたΔΣ変調出力を、２５６ｆｓのクロックＣＫに同期させて成形するので、逓倍クロックに存在するジッタ（時間軸誤差）の影響を回避する。 - 特許庁 - To provide an OFDM signal receiver for improving a CNR even when a clock error occurs between a clock of an OFDM signal transmitter side and a clock of an OFDM signal receiver side.
本発明は、ＯＦＤＭ信号送信装置側のクロックとＯＦＤＭ信号受信装置側のクロックとの間でクロック誤差が生じる場合においても、ＣＮＲの改善を図ることができるＯＦＤＭ信号受信装置を提供する。 - 特許庁 - To solve the problem that a timer-starting circuit, which is provided with a clock generation circuit and generates a clock of one cycle of T from the clock generation circuit with a timer start signal as a trigger and outputs it to a counter, causes an error to time immediately after the counter is started up.
クロック生成回路を設け、このクロック生成回路からタイマスタート信号をトリガとして１周期Ｔのクロックを発生させ、カウンタに出力するようにしたものにおいては、カウンタ起動直後の時間に誤差が発生する。 - 特許庁 - A clock bias Be and a reception position are calculated from a pseudo distance including a clock bias error output from a GPS receiver 16, and a clock drift D is calculated based on clock bias Be of past n points or Doppler information output from the GPS receiver, and a reference clock bias Bs is estimated by using a regression expression or a Kalman filter based on the calculated clock drift D.
ＧＰＳ受信機１６から出力されたクロックバイアス誤差を含む疑似距離から、クロックバイアスＢｅ及び受信位置を算出し、過去ｎ点のクロックバイアスＢｅ、またはＧＰＳ受信器から出力されるドップラー情報に基づいてクロックドリフトＤを算出し、算出されたクロックドリフトＤに基づいて、回帰式、またはカルマンフィルタを用いて基準クロックバイアスＢｓを推定する。 - 特許庁 - To provide a device with a built-in clock and an imaging device which can make a user recognize that there is an error in time of the built-in clock, and to provide an imaging device which can dissolve inconvenience at the time when the error of time is happened.
ユーザーに対して内蔵時計の時刻に誤りがあったことを認識させることの可能な時計内蔵型装置、撮像装置、及び、時刻の誤りが生じていた時の不都合を解消することの可能な撮像装置を提供する。 - 特許庁 - When an error rate calculated on the basis of the number of data errors counted by a data error count section 207 exceeds a threshold, an apparatus control card 208 instructs a switch card clock generating section 205 to reduce the clock frequency distributed in the apparatus.
データエラーカウント部２０７でカウントしたデータエラー数に基づき算出したエラーレートが、ある閾値を超えた場合には、装置制御カード２０８はスイッチカードクロック発生部２０５に対し、装置内に分配するクロック周波数を低下させる指示を行う。 - 特許庁 - To provide running truck system in which a server can perceive conditions of a control system without any error due to deviation of clock while the control system can execute instructions from the server, without any error due to deviation of clock, by matching both clocks of the server and control system of the running truck.
サーバと走行台車の制御系との時計を一致させることにより、サーバは制御系の状態を時計のずれによる誤差なしに把握でき、かつ制御系はサーバからの指令を時計のずれによる誤差なしに実行できるようにする。 - 特許庁 - An error signal PE1 is provided by comparing the phases of a reproducing clock signal CLK and the rising edge of the binarized signal S21 and an error signal PE2 is provided by comparing the phases of that clock signal CLK and the falling edge of the binarized signal S22.
再生クロック信号ＣＬＫと２値化信号Ｓ２１の立上りエッジとの位相を比較して誤差信号ＰＥ１を得ると共に、そのクロック信号ＣＬＫと２値化信号Ｓ２２の立下りエッジとの位相を比較して誤差信号ＰＥ２を得る。 - 特許庁 - To provide a method and a device for clock switching, which can switch the clock without any data error.
本発明はクロック切替え方法及びクロック切替え装置に関し、データエラー無しにクロック切り替えを行なうことができるクロック切替え方法及びクロック切替え装置を提供することを目的としている。 - 特許庁 - To provide a receiver device which can generate a stable reproduction clock without being influenced by missing of clock information from a transmission originator, by an arrival delay or by a bit error.
送信元からのクロック情報の欠落、到達遅延、あるいは、ビットエラーに影響を受けることなく、安定した再生クロックを生成することができる受信装置を提供する。 - 特許庁 - A data error during transfer can be prevented by synchronizing a data word TWB_DATA stored in the register element 20 with a clock signal SYS_CLK of the second clock input part 4.
レジスタ素子２０に格納されるデータワードＴＷＢ＿ＤＡＴＡが第２クロック入力部４のクロック信号ＳＹＳ＿ＣＬＫに同期していることにより、転送中のデータエラーを防止できる。 - 特許庁 - To provide a demodulator including a symbol clock reproduction unit for reproducing a highly accurate symbol clock, independent of a demodulation symbol pattern and with no jitter, without being affected by a frequency error.
周波数誤差に影響されず、かつ復調シンボルパターンに依存しないジッタのない高精度のシンボルクロックを再生するシンボルクロック再生部を有する復調器を提供する。 - 特許庁 - Thereafter, a clock net, within a clock tree related to the design object circuit, generating a hold error competing with a set-up error is detected based on the timing analysis result, and the wiring width of wiring in the clock net is changed to a wiring width larger than that of other wiring different from the wiring.
このあと、このタイミング解析結果に基づいて、設計対象回路に関するクロックツリーのうち、セットアップエラーと競合するホールドエラーが発生しているクロックネットを検出し、このクロックネット内の配線の配線幅を、当該配線とは異なる他の配線の配線幅よりも太い配線幅に変更する。 - 特許庁 - When power supply for the equipment is turned on, an operation control part 60 controls the operation of a reference oscillator 30 and a frequency error detector 40 and the detector 40 measures the frequency error of a reference clock generated by a clock oscillator 10 by using a highly accurate reference clock generated by the oscillator 30.
機器の電源投入時などに、動作制御部６０が基準発振器３０と周波数誤差検出器４０とを動作制御して、周波数誤差検出器４０が基準発振器３０にて生成される精度の高い基準クロックを用いて、時計発振器１０にて生成される基本クロックの周波数誤差を測定する。 - 特許庁 - To provide an error rate measuring apparatus provided with an automatic search circuit by which the unrequired measurement of an error rate can be eliminated and the time required for detecting the optimum phase of a clock minimum in the error rate can be shortened, and to provide an optimum clock phase detection method therefor.
本発明の課題は、不必要な誤り率の測定を省略して、誤り率が最小となるクロックの最適位相を検出するまでの時間を短縮することが可能なオートサーチ回路を備える誤り率測定器及び誤り率測定器の最適クロック位相検出方法を提供することである。 - 特許庁 - According to this constitution, whether an error is generated in the clock 31 or not is detected based on information held by the memory 65 and the memory 32, and a type of the generated error can be specified.
不揮発性メモリ中の初期設定情報とカウンタ開始ビットの双方を参照することで、時計コントローラのエラー発生を検出するだけでなく、エラーの種類を特定できる。 - 特許庁 - To provide a timing adjusting method in a semiconductor integrated circuit capable of facilitating countermeasures to a hold error in a short time without having influence on a clock path or a setup error.
本発明はクロックパスやセットアップエラーへ影響を与えることなく、短時間でホールドエラーの対策ができる半導体集積回路におけるタイミング調整方法を提供する。 - 特許庁 - To enable generating a reproduced clock by detecting phase error information without inserting a special recording pattern for phase error detection into a recording area in reproducing multi-value information.
多値情報再生において、記録領域に位相誤差検出用の特別な記録パターンを挿入することなく、位相誤差情報を検出し、再生クロックの生成を可能とする。 - 特許庁 - To provide a built-in self-inspecting circuit as well as method for measuring error in a phase lock loop(PLL) output clock signal.
位相ロック・ループ（ＰＬＬ）出力クロック信号における誤差を測定する内蔵自己検査回路および方法を提供する。 - 特許庁 - To suppress an effect of a frequency error in other processing when using a reference clock signal in processing other than timer.
基準クロック信号などを計時以外の処理に用いる場合に周波数誤差の影響を他の処理において抑制する。 - 特許庁 - A phase comparator 2 outputs a phase error signal by comparing the reference point of the digital reproduced signal with the phase of the clock signal.
位相比較器２はデジタル再生信号の基準点とクロック信号との位相を比較し、位相誤差信号を出力する。 - 特許庁 - To provide an analog synchronization circuit that can eliminate a quantization error that is produced because a delay line delaying a clock signal is configured by logic gates.
クロック信号を遅延する遅延線が複数のロジックゲートにより構成されているために発生する量子化誤差を無くす。 - 特許庁 - The operation chiplet reports any defects in the functional chiplets to a host processor, on the basis of the error condition signals and the clock signals.
エラー状態信号およびクロック信号に基づいて、動作チップレットは、機能チップレット中の欠陥をホスト・プロセッサに報告する。 - 特許庁 - To provide a color imaging apparatus in which a main scanning magnification error can be corrected without performing modulation of video clock.
ビデオクロックの変調を行わずに主走査倍率誤差を補正することができるカラー画像形成装置を提供すること。 - 特許庁 - The clock duty cycle correction device 331 receives an external clock CLK and generates duty cycle control signals dcc, dccb whose duty cycle error is proportional to that of the external CLK but has a different ratio from that of the external CLK and generates an internal clock signal PCLK resulting from correcting the duty cycle of the external CLK.
外部ＣＬＫが入力され、そのデューティサイクルエラーに各々比例するが、比率の異なるデューティサイクル制御信号ｄｃｃ，ｄｃｃｂと外部クロック信号のデューティサイクルが補正された内部クロック信号ＰＣＬＫとを発生する。 - 特許庁 - The clock recovery circuit 113 controls the oscillation frequency of a local oscillator 105 so as to decrease the clock error signal and its output signal is fed to each demodulation module, and all the demodulation modules are operated by a common clock.
クロック再生回路１１３では、クロック誤差信号が小さくなるように局部発信器１０５の発信周波数を制御し、その出力信号は各復調モジュールに供給され、全ての復調モジュールは共通のクロックで動作する。 - 特許庁 - Then a reference clock generating circuit 12 generates a reference clock, in accordance with an aimed rotating speed, and error signal generating circuits 8-10 detect the discrepancy of the rotating speed by comparing the rotating speed signals with the reference signal and output error signals.
そして、目標とする回転速度に応じて基準クロック発生回路１２で基準クロックを発生し、それぞれ誤差信号生成回路８〜１０で基準クロックと回転速度信号と比較することにより回転速度のずれを検出し、誤差信号を出力する。 - 特許庁 - The value of the comparison register 30 is added or subtracted to correct the error between the clocks in an image processing system, when the error is generated between values in a second value register 70 for counting a clock from a second circuit 60 carrying out a roll of the RTC (real time clock) and the present time value 50.
ＲＴＣ（リアルタイムクロック）の役割を果たす秒回路６０からのクロックをカウントする秒値レジスタ７０と現在時刻値５０の値に誤差が生じた場合は、比較レジスタ３０の値を加減算することで、画像処理システム内のクロック間の誤差を補正する。 - 特許庁 - When the output voltage of the tested device in the first clock timing does not exceed the reference voltage and the output voltage of the tested device in a second clock timing following the first clock timing exceeds the reference voltage, a time error is found on the basis of the stored first and second clock timing and the output voltage and reference voltage in each clock timing to correct the second clock timing.
第１のクロックタイミングにおける被試験デバイスの出力電圧が基準電圧を超えておらず、かつ、第１のクロックタイミングに後続する第２のクロックタイミングにおける被試験デバイスの出力電圧が基準電圧を超えた場合には、記憶された第１及び第２のクロックタイミングと該クロックタイミングにおける出力電圧と基準電圧とに基づき時間誤差を求め、第２のクロックタイミングを補正する。 - 特許庁 - Succeedingly a chain search arithmetic circuit 3 receives the calculation results successively output from the error position polynomial-numerical polynomial arithmetic circuits 2a, 2b, 2c without interruption, and carries out the arithmetic operation by n/P clock, and obtains an error position and an error numerical value.
続くチェンサーチ演算回路３は誤り位置多項式・数値多項式演算回路２ａ，２ｂ，２ｃが次々に出力する演算結果を途切れることなく受け取ってｎ／Ｐクロックで演算を行なって、誤り位置および誤り数値を求める。 - 特許庁 - The variation of the delay value of the variable delay devices VD1 to VD4 on the signal line of the arbitrary clock with a timing error occurred remedies a setup error or a hold error existing on the semiconductor integrated circuit after manufactured to certify the predetermined operation.
タイミングエラーが生じた任意のクロックの信号線上の可変遅延器ＶＤ１〜ＶＤ４の遅延値を変化させることで、製造後の半導体集積回路上に存在するセットアップエラーまたはホールドエラーを救済し、所期の動作を保証する。 - 特許庁 - Based on the measured reproduction time and a mathematical reproduction time (a theoretical value) corresponding to the amount of reproduced sound data, a relative error is calculated to the clock for sound of the clock 11 for images.
計測した再生時間と、再生した音声データのデータ量に応じた計算上の再生時間（理論値）とに基づき、画像用クロック１１の音声用クロックに対する相対誤差を演算する。 - 特許庁 - On the basis of the hold error values HEV1 and HEV2, it is determined whether hold errors of the semiconductor integrated circuit 600 are reduced by replacing the clock tree 700A with the clock tree 700B (S108).
ホールドエラー値ＨＥＶ１及びＨＥＶ２に基づいて、クロックツリー７００Ａをクロックツリー７００Ｂで置換することで半導体集積回路６００のホールドエラーが削減されるか判定する（Ｓ１０８）。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
