「clock error」を含む例文一覧(516)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 次へ＞- To provide an optical disk device capable of controlling the phase of recorded data by recording phase error adjustment without generating any jitters in a recording clock, an information recording method, and an information recording medium.
記録位相誤差調整により記録クロックにジッターを生じることなく、記録データの位相を制御可能な光ディスク装置、情報記録方法及び情報記録媒体を提供する。 - 特許庁 - METHOD AND DEVICE FOR DETECTING WOBBLING SIGNAL, METHOD AND CIRCUIT FOR DETECTING OFFSET, TRACKING ERROR SIGNAL DETECTION DEVICE, CLOCK GENERATION CIRCUIT, WOBBLING INFORMATION DETECTION CIRCUIT, AND INFORMATION RECORDING/REPRODUCING DEVICE
ウォブル信号検出方法および装置、オフセット検出方法および回路、トラッキング誤差信号検出装置、クロック生成回路、ウォブル情報検出回路、情報記録／再生装置 - 特許庁 - A wrong phase error signal PE affected by the ghost signal does not be outputted from the phase comparator 213, thereby the stable clock signal CLK is obtained from an oscillator 212.
位相比較器２１３よりゴースト信号の影響による誤った位相エラー信号ＰＥが出力されることがなく、発振器２１２より安定したクロック信号ＣＬＫが得られる。 - 特許庁 - The plurality of filter coefficients have added to them at lest one duplicate filter coefficient such that the performance of determining the minimum weighted error is improved, by for example, at least one clock cycle.
複数のフィルタ係数がそれらに少なくとも１つの複製フィルタ係数を加え、最小重み付きエラーを決定する性能がたとえば少なくとも１クロックサイクルまで改善される。 - 特許庁 - This signal comparison system 20 decides whether or not an error can take place at the time of sampling of a data signal 54 by that the data signal 54 comes close to the transition of its clock signal 12 and transits.
信号比較システム(20)は、データ信号(54)がそのクロック信号(12)の遷移に近接して遷移し、それによってデータ信号(54)のサンプリングにおいてエラーが起こりうるか否かを判断する。 - 特許庁 - When this clock synchronization circuit is applied to the respective plural programs, the error of counting the time of passing through the device and re-stamping the PCR value of the PCR packet is not generated.
複数の番組それぞれに対しこのクロック同期回路を適用すると装置内を通過する時間を計ってＰＣＲパケットのＰＣＲ値を再スタンピングする誤差が生じない。 - 特許庁 - To reduce an error generated by a difference in wiring delay generated by the time of a plurality of events to be generated based on a clock when a plurality of data transmission processes are performed, to a minimum.
複数のデータ伝送処理を行うときにクロックを基準にして生じるべき複数のイベント時間が、配線遅延が異なることによって生じる誤差を最小化する。 - 特許庁 - To provide a phase-locked loop (PLL) circuit capable of reducing a phase error amount, without being restricted in a value of a period of a sampling clock, for a horizontal synchronizing signal to be input.
入力される水平同期信号に対して、サンプリングクロックの周期の値に制約されることなく、位相誤差量を低減することができるフェーズロックドループ回路を提供する。 - 特許庁 - To provide a broadcast program recording and reproducing apparatus which is capable of appropriately displaying a program recorded by reservations when reproducing it, by making reservations for recording regardless of an error of an incorporated clock.
内蔵時計に誤差がある場合においても、予約録画を行い、予約録画された番組を再生時に適切に表示することが可能な放送番組記録再生装置を提供する。 - 特許庁 - To perform highly accurate reproduction of multi-level recording by obtaining error information indicating an offset of a reproduced signal, a variation in amplitude, and a deviation of a reproduced clock of the reproduced signal, without reducing a user area.
ユーザ領域を狭めることなく、再生信号のオフセット、振幅変動、および、再生信号の再生クロックのずれを示す誤差情報を得て、確度の高い多値記録の再生を行う。 - 特許庁 - To solve a problem wherein a frequency of a reference clock is fluctuated in response to fluctuation of an ambient temperature to generate a time error, so as not to output a drive control signal at an accurate time as a result thereof.
環境温度の変動に応じて基準クロックの周波数変動が生じて時間誤差が生じ、その結果、正確な時刻に駆動制御信号を出力することができない。 - 特許庁 - To provide fire alarm equipment that enables fire detection in accurate time even when an error of a clock pulse frequency becomes ±200%.
クロックパルス周波数の誤差が±２００％になっても、正確な時間で火災検出等の動作を行えることができる火災報知設備を提供することを目的とするものである。 - 特許庁 - To provide a PLL circuit, a recording device, and a clock signal generating method by which a phase error of the PLL circuit by amplitude variation of an input signal can be reduced simply.
入力信号の振幅変動によるＰＬＬ回路の位相誤差を簡便に低減することができるＰＬＬ回路、記録装置及びクロック信号生成方法を提供する。 - 特許庁 - The local phase shift signals are synchronized by using the clock signal to produce the phase shift signals whose phase difference is 90-degrees while suppressing a phase error of the local phase shift signals.
クロック信号でローカル移相信号の同期を取ることにより、ローカル移相信号の移相誤差を抑えて、互いに９０度の位相差を持つ移相信号が生成される。 - 特許庁 - When the tracking error signal TE thereafter exceeds a second threshold Th2 within the prescribed time measured by a second clock counter 66, the flip-flop 62 stops recording by outputting a recording mask signal EM.
その後、第２クロックカウンタ６６の計測する所定時間内にトラッキングエラー信号TEが第２の閾値Ｔh_２を超えると、フリップフロップ６２は、記録マスク信号RMを出力し、記録を止める。 - 特許庁 - The acquisition means acquires a time managed by an external time generation apparatus with a smaller error than the hardware clock at a time of activation of an application program having a function for updating time.
取得手段は、時刻更新の機能を有するアプリケーションプログラムの起動時に、外部の時刻発生装置が前記ハードウェアクロックより小さい誤差で管理する時刻を取得する。 - 特許庁 - This staircase waveform voltage is put together with a phase error voltage signal E from a reception synchronizing circuit 44 to generate a control voltage for a VCO 70 generating a reception-side chip clock.
この階段波形電圧は受信同期回路４４からの位相誤差電圧信号Ｅと合成されて、受信側チップクロックを生成するＶＣＯ７０の制御電圧とされる。 - 特許庁 - A clock control section 4 stores a generating circuit division ratio signal 104 resulting from summing the phase error signal 103 to frequency division ratio initial values that are repetitively outputted and provides the output of the signal 104.
クロック制御部４は、繰り返し出力される複数の分周比初期値に位相誤差信号１０３を加算した分周比信号１０４を記憶するとともに出力する。 - 特許庁 - A base-band controller 2 controls various signal processes such as communication link control, frequency-hopping control, packet retransmission and error correction, according to the clock CL1 from the oscillator 4.
ベースバンド制御部２は、水晶発振子４によるクロックＣＬ１に従って、通信リンクの制御、周波数ホッピング管理、パケットの再送、誤り訂正などの各種信号処理を制御する。 - 特許庁 - Deviations in time between the time stamps Tx and the receiving time Rx of the TS packets are corrected by adjusting the time stamps TX by adding or subtracting the time of one-clock amount to or from the time stamps Tx of the TS packets thereafter, whenever the number of the TS packets reaches a number at which the error ΔT becomes the one-clock amount.
この誤差ΔＴが１クロック分となるときのＴＳパケット数毎に、それ以降のＴＳパケットのタイムスタンプＴｘに１クロック分の時間を加算、または、減算して、タイムスタンプＴｘを調整することで、ＴＳパケットの受信時刻Ｒｘとの時間のずれを補正する。 - 特許庁 - Thus, delay times of the clock and the data signal become coincident, an over-sampling error state due to a time difference between the clock and data is avoided, an over-sampling frequency is accurately improved, and a pixel transmission efficiency and quality can be improved without an influence of a voltage change.
これにより、クロックとデータ信号の遅延時間が一致し、クロックとデータとの間の時差によるオーバーサンプリングエラーの状況を回避し、オーバーサンプリング周波数を正確に向上し、電圧変化の影響を受けることなく、画素伝送効率および品質を向上させることができる。 - 特許庁 - Consequently, when the error at the end of the former half of the training period is larger, a sampling clock is outputted to an AD converter 101 as it is and when not, the sampling clock is delayed by a 1/2 sampling cycle through a delay unit 131 and outputted to the AD converter 101.
これにより、トレーニング期間の前半終了時の誤差が大きい場合、サンプリングクロックをそのままＡＤ変換器１０１に出力し、それ以外の場合、サンプリングクロックを遅延器１３１に通して１／２サンプリング周期だけ遅延させてＡＤ変換器１０１に出力する。 - 特許庁 - Since an input clock signal to a PLL circuit is used as a system clock signal when a PLL error occurs, the frequency of occurrence of system down can be reduced although the operation performance of the system deteriorates, thereby realizing a system having higher operability.
ＰＬＬエラーが発生した場合には、ＰＬＬ回路への入力クロック信号をシステムクロック信号として用いているので、システムの動作パフォーマンスは低下するものの、システムダウンを発生する頻度を低減することができ、より運用性の高いシステムを実現することができる。 - 特許庁 - In order to evaluate the quality of a signal recorded on an optical recording medium, etc., a target signal is obtained based on a predetermined data string and a predetermined partial response characteristic, and for each clock cycle, an equalization error is calculated that is a difference between the target signal and a signal reproduced for each clock cycle.
光ディスク媒体等に記録された信号の品質を評価するために、所定のデータ列及び所定のパーシャルレスポンス特性から目標信号を求め、当該目標信号と、クロック周期毎の再生信号との差異である等化誤差をクロック周期毎に算出する。 - 特許庁 - Besides, a PLL circuit is composed of the A/D converter 17, the adaptive equalizer 16, a phase error detecting circuit 9, a phase shift circuit 42, a D/A converter 11, a loop filter 12 and a variable frequency oscillating circuit 14 and a clock signal 15 becomes a clock with a phase synchronized to reproduced data.
また、ＡＤ変換器１７、適応イコライザ１６、位相誤差検出回路９、位相シフト回路４２、ＤＡ変換器１１、ループフィルタ１２および可変周波数発振回路１４でＰＬＬ回路を構成し、クロック信号１５は、再生されたデータに位相同期したクロックとなる。 - 特許庁 - When an error of an exterior synchronizing clock is detected, based on a control voltage traced and recorded in a time of normal operation, an inclination of change of the control voltage to the exterior synchronizing clock is estimated by calculation, and the calculated and estimated control voltage is determined as the control voltage supplied to a voltage controlled oscillator.
外部同期クロックのエラーを検出した時、正常時トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とする。 - 特許庁 - When the transmission error is detected, a retransmission request transmission section 30A transmits a retransmission request for requesting retransmission of the packet whose transmission error is detected to the base station and a sample timing control section 40A shifts a sample timing in the A/D converter by a half clock.
再送要求送信部３０Ａは、伝送誤りが検出された場合に、伝送誤りが検出されたパケットを再送するように要求するための再送要求を基地局に送信し、サンプルタイミング制御部４０Ａは、Ａ／Ｄコンバータにおけるサンプルタイミングを半クロックずらす。 - 特許庁 - The abnormal waveform detection circuit measures an inter-edge width after the start bit based on the edge detection signal and the internal clock signal, and generates an abnormal waveform detection signal if an error between the inter-edge width and the expected value indicated by the expected value signal exceeds a predetermined allowable error range.
異常波形検出回路は、エッジ検出信号及び内部クロック信号に基づいてスタートビット以降のエッジ間の幅を計測し、エッジ間幅と期待値信号で示される期待値との間の誤差が所定の許容誤差範囲を超える場合に異常波形検出信号を生成する。 - 特許庁 - The detector is also provided with a phase difference detection section (DDET) 16 that obtains a change (phase difference) in the unit of baud rate and gives this phase difference signal to an automatic frequency control circuit(AFC) 19, which detects a frequency error of a reference clock required to generate a phase reference signal and to correct the frequency error.
また、ボーレート単位の変化量（位相差）を求める位相差検出部（ＤＤＥＴ）１６を備え、この位相差信号を自動周波数制御回路（ＡＦＣ）１９に与えて位相基準信号の生成に必要な基準クロックの周波数誤差を検出し、補正を行う。 - 特許庁 - In the pixel clock generator, a high frequency wave clock generation section 1 generates a high frequency wave clock, a first edge detection section 2 detects an input first synchronous signal, a second edge detection section 3 detects a second synchronous signal, and a comparison section 5 compares a time interval between the detected first synchronous signal and the second synchronous signal with a targeting value, and then outputs an error.
画素クロック生成装置においては、高周波クロック生成部１が高周波クロックを生成し、第１エッジ検出部２が入力する第１の同期信号を検出し、第２エッジ検出部３が第２の同期信号を検出し、比較部５が検出された第１の同期信号および第２の同期信号間の時間間隔と目標値とを比較して誤差を出力する。 - 特許庁 - To obtain a correlation peak detecting device capable of detecting a peak without increasing a circuit scale even when signal intensity becomes small or even when reference oscillators of a transmitter and a receiver have a clock error.
信号強度が弱くなっても、また送信機と受信機の基準発振器にクロック誤差があっても、回路規模を増大させることなくピークを検出できる相関ピーク検出装置を得る。 - 特許庁 - In the digital PLL device, the number of changed points of an asynchronized signal inputted in the period between each of clocks of the N-phase clock is detected, and the phase error is discriminated from the number of changed points.
このデジタルＰＬＬ装置において、Ｎ相クロックの各クロックの間の期間における入力された非同期信号の変化点の数を検出し、変化点の数から位相誤差を判定する。 - 特許庁 - Further, the phase-locked loop adds errors of each facet to the mean time value and uses the result to correct the frequency of a pixel clock generator for both the reference frequency error and the errors for every facets.
またフェーズロックループは、各ファセットの誤差を平均時間値に加算し、その結果を使用して、参照周波数誤差及びファセット毎の誤差の両方のために画素クロック発信器の周波数を補正する。 - 特許庁 - To provide a pixel clock generator capable of accurately correcting an error of a scanning speed occurring when an optical system forms a latent image on a photosensitive body, a pulse modulation device, and an image forming apparatus.
光学系が感光体上に静電潜像を形成する際に生じる走査速度の誤差を、高精度に補正できる画素クロック生成装置、パルス変調装置、および画像形成装置を提供する。 - 特許庁 - To provide a program and an apparatus whose internal time can be calibrated according to the distribution time, even if internal clock is initialized in an apparatus, or the like, in which the error of the upper limit for applying reception time can be specified.
受信時刻適用上限誤差が設定可能な機器等であって、内部時計が初期状態になっても配信時刻により内部時刻が校正可能なプログラム及び機器を提供すること。 - 特許庁 - To provide a pitch detecting device for reducing frequency of a clock signal, while maintaining both an error accuracy and response time of a pitch of a signal to be measured, at practical values.
被測定信号のピッチの誤差精度と、反応時間との両方を、実用上問題のない値に維持した上で、クロック信号の周波数を下げることができるピッチ検出装置を提供すること。 - 特許庁 - To provide a communication method which provides an error detecting means of a physical layer and can be used in an environment (system) in which a clock is not stable in an asynchronous communication using Manchester code.
マンチェスタ符号を用いた調歩同期通信において物理層の誤り検出手段を提供し、クロックが安定しない環境（システム）での使用が可能となる通信方法を提案する。 - 特許庁 - To relieve influence of an error of a crystal oscillator due to temperature by correction in software without adding special hardware even if a universal real time clock or crystal oscillator is used.
汎用的なリアルタイムクロックや水晶発振子を用いた場合でも、特別なハードウェアを追加することなくソフトウェア的な補正により、水晶発振子の温度による誤差の影響を少なくする。 - 特許庁 - To provide a shift register circuit in which an error at the time of delivery and reception of data can be prevented independently of phase difference of the clock, even in the case of a shift register circuit constituted of clocks having different phases.
位相の異なるクロックから構成されるシフトレジスタ回路においても、そのクロックの位相差によらず、データの受け渡し時のエラーを防止することができるシフトレジスタ回路を提供する。 - 特許庁 - Radio equipment B7 starts a timer T1' for measuring the reception timing of the next authentication signal (2)18 by taking into consideration the subtraction of 0.95 m seconds as the error of the temperature fluctuation of an internal clock.
もちろん、内部時計の温度変動の誤差である０．９５ｍ秒の減算も考慮し、無線機Ｂ７は、次回の認証信号（２）１８の受信タイミングを計測する為のタイマーＴ１’をスタートさせる。 - 特許庁 - To provide a normality testing method and a normality testing device capable of easily confirming a phase error and the stepping state of a built-in clock of a new time signal guide device to Japan Standard Time.
新時報案内装置の内蔵時計の日本標準時に対する位相誤差および歩進状態を簡単に確認し得る正常性試験方法および正常性試験装置を提供する。 - 特許庁 - To prevent error in setting the date and time of a clock 1b or gradual shifting in the same, which is used for determining the measurement date and time of biological information in health care system.
本発明は、健康管理システムにおいて生体情報の測定日時の決定に用いられる時計１ｂの日時が誤って設定されたり次第にずれたりするのを防止することを課題とする。 - 特許庁 - To provide a device and a method of measuring a code error rate which can automatically set a clock phase and a data threshold voltage at the center of an opening portion of the eye pattern at a high speed and with high precision.
クロック位相とデータ閾値電圧を高速かつ高精度でアイパータンの開口部中心に自動設定できる符号誤り率測定装置および符号誤り率測定方法を提供すること。 - 特許庁 - Then, the CPU circuit 13 judges a suitable frequency of the clock signal CLK input to the external memory 210 on the basis of relation between the various conditions and the existence/absence of an output error.
そして、ＣＰＵ回路１３は、上記種々の条件と上記出力エラーの有無との関係に基づいて、外部メモリ２１０に入力されるクロック信号ＣＬＫの適切な周波数を判定する。 - 特許庁 - When the standard time wave is not received with a reception antenna 44 and a standard time wave reception circuit 46, a CPU10 calculates the error of time count following a clock generated out of a reference clock generation circuit 16 based on the time of previously received standard time wave and displayed time before correction at the reception time, and corrects the time displayed based on the calculated error.
受信用アンテナ４４および標準時刻電波受信回路４６により、標準時刻電波が受信されなかった場合には、ＣＰＵ１０は、先に受信された標準時刻電波に基づく時刻と、その受信時における修正前の表示時刻とに基づいて、基準クロック発生回路１６から発生されるクロックに従う計時の誤差を算出して、その算出された誤差に基づいて、表示時刻を修正する。 - 特許庁 - The interface circuit includes: a sampling circuit 90 for sampling data DTO transferred via a differential signal line for data transfer on the basis of a clock CLK transferred via a differential signal line for clock transfer; and a preamble error detection circuit 100 for carrying out the detection processing of a preamble code on the basis of the sampled data to inform the sampling circuit 90 about a preamble error when no preamble code is detected.
インターフェース回路は、データ転送用の差動信号線を介して転送されるデータＤＴＯを、クロック転送用の差動信号線を介して転送されるクロックＣＬＫに基づいてサンプリングするサンプリング回路９０と、サンプリングされたデータに基づいてプリアンブルコードの検出処理を行い、プリアンブルコードが検出されなかった場合にプリアンブルエラーを通知するプリアンブルエラー検出回路１００を含む。 - 特許庁 - A rewritable logic element configuring a phase detector and a phase adjustment device is connected to a clock signal and data signal input stage of a multiplexer circuit so as to detect a phase shift of a data signal with respect to a clock signal and adjust the phase in a way of absorbing the phase shift as a result thereby eliminating a bit error.
マルチプレクサ回路のクロック信号およびデータ信号入力段に、位相検出器および位相調整器を書き換え可能な論理素子を接続することで、クロック信号に対するデータ信号の位相ずれを検出し、その結果に応じて位相ずれを吸収するように位相を調整し、ビット誤りを無くすことができる。 - 特許庁 - In the optical data storage medium, clock tracking marks for obtaining clock signals are provided at a prescribed interval in a track center, and a pair of wobble tracking marks for obtaining tracking error signals are arranged with a prescribed deviation in distance from the track center and with a prescribed deviation in distance in the direction of the track.
情報を記録する光記録媒体において、トラックセンタにクロック信号を得るためのクロックトラッキングマークが所定距離毎に複数個設け、またトラッキングエラー信号を得るための１対のウォーブルトラッキングマークが前記トラックセンタに対して互いに所定長ずらし、かつトラック方向に所定距離ずらして設ける。 - 特許庁 - To provide a semiconductor integrated circuit device in which deterioration of performance owing to scanning, malfunction of hold-error at the time of scanning, or the like are prevented by using a clock signal of one system, in an independent two phase type scan flip-flop.
独立２相型スキャンフリップフロップにおいて、１系統のクロック信号を用い、スキャン化に伴うパフォーマンスの低下、スキャン時のホールド違反等の誤動作を防ぐ半導体集積回路装置を提供する。 - 特許庁 - An intermittent reception control counting circuit 12 generates timing for intermittent reception and controls the on/off of the high speed clock, an A/D conversion start trigger, a frequency error count start trigger, etc., based on the generated timing.
間欠受信制御カウント回路１２は間欠受信のタイミング生成と、その生成されたタイミングによる高速クロックのＯＮ／ＯＦＦ、Ａ／Ｄ変換開始トリガ、周波数誤差カウント開始トリガ等の制御を行う。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
