「clock error」を含む例文一覧(516)

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  • To appropriately settle a timing error by easily adjusting clock delay or the like.
    クロック遅延などを調整し易くすることで、タイミングエラーを適切に収束させる。 - 特許庁
  • The error accumulating means 14 is preset with a threshold value and modulates the period of one video clock based on the reference clock when the accumulated error exceeds the threshold value.
    誤差累積手段１４には予めしきい値が設定されており、累積誤差がしきい値を超えた場合、基準クロックに基づいて１つのビデオクロックの周期を変調する。 - 特許庁
  • Thus, the operational error of a clock as a function of position can be prevented.
    これにより、その位置の関数としての時計の作動誤差を避けることができる。 - 特許庁
  • A clock phase error extract section 1 receives a reception signal 101 that is received and an output clock signal 105 and outputs a phase error signal 103.
    クロック位相誤差抽出部１は、受信入力された受信信号１０１および出力クロック信号１０５を入力し位相誤差信号１０３を出力する。 - 特許庁
  • Then, propagation of the error bit is prohibited for subsequent clock cycles.
    次いで、後続のクロック・サイクルの間にこのエラー・ビットが伝播することが禁止される。 - 特許庁
  • As a result, functions that are called many times, or call many functions, will typically accumulate this error. The error that accumulates in this fashion is typically less than the accuracy of the clock (less than one clock tick), but it can accumulate and become very significant.
    結果的に多く呼び出される関数または多数の関数から呼び出される関数の情報にはこの種のエラーが蓄積する傾向にあります。 - Python
  • This clock reproducing device has a phase locked loop for receiving a transmitted data signal and generating an output clock signal, and a frequency detection circuit 10 for receiving output clock and reference clock and generating a frequency error signal, and adds the frequency error signal to the phase error signal of the phase locked loop when the frequency error signal is large.
    伝送されたデータ信号を受信し、出力クロック信号を生成する位相ロックループと、前記出力クロックおよび基準クロックをを受信し周波数誤差信号を生成する周波数検出回路１１０を有し、周波数誤差信号が大きい場合は前記位相ロックループの位相誤差信号に周波数誤差信号を加算する。 - 特許庁
  • Since the counting of the low-speed clock is compensated in the plurality of communication devices 201 to 203 by the stored clock error, useless operation for individually detecting a clock error in each of the plurality of communication devices 201 to 203 is removed.
    この保持されたクロック誤差により、複数の通信デバイス２０１〜２０３で低速クロックのカウントが補正されるため、複数の通信デバイス２０１〜２０３の各々で個別にクロック誤差を検出する無駄が排除される。 - 特許庁
  • Next, the error between the frequency V' derived from the M and N set values and the ideal pixel clock frequency V is corrected by the clock phase.
    次にＭ，Ｎ設定値により得られた周波数Ｖ’と理想画素クロック周波数Ｖの誤差をクロック位相により補正する。 - 特許庁
  • An error calculating means 15 calculates the error between the period of a target video clock dependent on the number of pixels and scanning width of one scanning line and the period of an actual video clock, and an error accumulating means 14 accumulates the results.
    この際、１走査ラインの画素数と走査幅とで決まる目標とするビデオクロックの周期と実際のビデオクロックの周期との誤差を誤差算出手段１５で算出し、結果を誤差累積手段１４で累積する。 - 特許庁
  • The portable radio equipment supplies the error information of the clock and the received signal to the base station.
    携帯無線機はクロックと受信信号との誤差情報基地局へ供給する。 - 特許庁
  • The time measured based on the second clock is corrected using the error (S15).
    そして、この誤差を用いて、第２のクロックに基づいて計測される時間を補正する（Ｓ１５）。 - 特許庁
  • A clock error correction part 22 corrects the clock error a1 for the carrier symbol, a symbol addition part 18-3 synchronously adds SP signals in the carrier symbol after the correction of the clock error a1, and an SP extraction part 20-2 extracts the SP signal from the synchronous addition result.
    クロック誤差補正部２２は、キャリアシンボルに対してクロック誤差ａ１を補正し、シンボル加算部１８−３は、クロック誤差ａ１補正後のキャリアシンボルにおけるＳＰ信号を同期加算し、ＳＰ抽出部２０−２は、この同期加算結果からＳＰ信号を抽出する。 - 特許庁
  • To provide a mobile communication terminal that can automatically correct an error of a clock.
    時計の誤差を自動的に修正することが可能な移動通信端末を提供する。 - 特許庁
  • The clock synchronization type set flip-flop 5 is set in synchronism with the clock signals Clock by the output of the 2-input OR circuit 4 and outputs error flag signals Er.
    クロック同期式セットフリップフロップ５は、２入力論理積回路４の出力によりクロック信号Ｃｌｏｃｋに同期してセットされ、エラーフラグ信号Ｅｒを出力する。 - 特許庁
  • The reproduction clock generation circuit is constituted so as to detect an initial phase error of output of a transversal filter and a reproduction clock, change a coefficient of FIR according to the initial phase error, give a phase shift which negates the initial phase error, and move the phase error near zero instantly.
    トランスバーサルフィルタの出力と再生クロックとの初期位相誤差を検出し、その初期位相誤差に応じてＦＩＲの係数を変更し、初期位相誤差を打ち消す位相シフトを与え、瞬時に位相誤差をゼロ近傍にもっていくように構成する。 - 特許庁
  • An error judging part 6 obtains the outer present time E, obtains an inner present time F from the clock part 4, calculates an error from the different, and holds error correction G.
    誤差判定部６は外部現在時刻Ｅを取得すると時計部４から内部現在時刻Ｆを取得し、その差から誤差を算出し誤差補正Ｇを保持する。 - 特許庁
  • To provide a transmission apparatus and a burst error monitoring method capable of detecting occurrence of a burst error due to clock deterioration in a transmission signal and a data identification error so as to carry out a notice of a channel fault and a processing of channels switching.
    伝送信号のクロック劣化やデータ識別誤りによるバーストエラーの発生を検出でき、回線故障の通知や回線切替の処理が行えること。 - 特許庁
  • To generate a pixel clock capable of correcting an error or nonlinear error of a scanning speed with high accuracy and to perform high resolution pulse width modulation with high reproducibility of gradation based on the pixel clock.
    走査速度の誤差及び非線形性誤差を高精度に補正できる画素クロックを生成し、この画素クロックに基づいて階調再現性の高く、高分解能なパルス幅変調を行う。 - 特許庁
  • A phase comparator 10 performs phase comparison by comparing a reference clock counter value obtained by counting a reference clock with a reproduction clock step value addition result obtained by adding a supplied reproduction clock step value and latching at the timing of reproduction clock thus detecting a phase error.
    位相比較部１０は基準クロックをカウントした基準クロックカウンタ値と、供給された再生クロックステップ値を加算して再生クロックのタイミングでラッチした再生クロックステップ値加算結果との位相比較を行い、位相誤差を検出する。 - 特許庁
  • To allow a device itself to apply changeover control to a proper clock extract destination automatically based on clock extract destination information registered in advance in the case that a clock error is detected when a clock is extracted from an external clock source.
    外部クロック源からクロックを抽出している際にクロック異常が検出された場合、予め登録しているクロック抽出先情報をもとに、装置自身が自動で適切なクロック抽出先へと切替え制御を行うようにする。 - 特許庁
  • To provide a clock regenerating apparatus for regenerating a clock for data reception from received data that can quickly correct a phase error between the received data and a regenerated clock and correct the frequency of the regenerated clock corresponding to a clock of a transmitter side.
    受信データからデータ受信用のクロックを再生するクロック再生装置において、受信データと再生クロックとの位相誤差を速やかに補正でき、且つ、再生クロックの周波数を送信側のクロックに対応して補正できるようにする。 - 特許庁
  • Moreover, a phase synchronizing circuit 32 is arranged, and a phase shift circuit is arranged for delaying the phase of the 1st clock so as to eliminate a phase error between the 1st clock and a reproduced signal, to generate a 2nd clock as a reproducing clock.
    また、位相同期回路３２を設け、第1のクロックと再生信号の位相誤差を無くすように第1のクロックの位相を遅らせる位相シフト回路を設けて再生クロックとなる第2のクロックを生成する。 - 特許庁
  • To provide a clock generation circuit where an error between an ideal clock signal and a clock signal, which is generated by further frequency division of a clock signal of which the frequency is divided by a non-integer obtained by combining plural frequency division numbers, is small.
    複数の分周数を組み合せて非整数分周されたクロック信号を更に分周して生成されるクロック信号の理想クロック信号との誤差が小さいクロック生成回路を得ることを目的とする。 - 特許庁
  • When a desired setting time is set, a clock error correction value is calculated by a microcomputer 1.
    設定希望時刻が設定されると、時計誤差補正値がマイクロコンピュータ１により算出される。 - 特許庁
  • To stably output a clock error signal, independently of the performance of a specific demodulation module.
    特定の復調モジュールの性能に依存せず、安定的にクロック誤差信号を出力する。 - 特許庁
  • To correct the error of an inner clock, and to prevent the congestion of pointed value transmission between gas-blast circuit breakers.
    内部時計の誤差を補正し、ガス遮断装置間の指針値送信の輻輳を防止する。 - 特許庁
  • The phase lock loop is connected to receive a reference clock signal and maintain a relative clock signal shifted in phase from the reference clock signal by an amount depending on the error signal.
    位相同期ループは、基準クロック信号を受信し、相関クロック信号が、基準クロック信号から誤差信号に従った量だけ位相シフトされて維持されるように接続される。 - 特許庁
  • A phase comparator 120 compares the reference clock with a feedback clock with an output of a present clock generating circuit 100 as an origin, and outputs a control signal for canceling error between those clocks.
    位相比較器１２０は、基準クロックと本クロック生成回路１００の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する。 - 特許庁
  • The torque instruction data is generated by adding speed error data, which a speed error detecting part 40 outputs according to a first reference clock and an FG signal, and phase error data, which a phase error detecting part 60 outputs according to a second reference clock and the FG signal in an adder circuit 80.
    トルク指令データは、第１の基準クロックとＦＧ信号とに応じて速度誤差検出部４０が出力する速度誤差データと第２の基準クロックとＦＧ信号とに応じて位相誤差検出部６０が出力する位相誤差データとが加算回路８０で加算されて生成される。 - 特許庁
  • The oscillator 40 controls a frequency of an output clock signal 14 in response to detection of a frequency error of an input clock signal 12.
    発振器４０は、入力クロック信号１２の周波数エラーの検出に応答して、出力クロック信号１４の周波数を制御する。 - 特許庁
  • Then a timing correcting circuit 104 generates the 2nd reference clock by using the error signal and 1st reference clock.
    そして、タイミング補正回路１０４にて、上記誤差情報と第１の基準クロックを用いて、第２の基準クロックを生成するようにしたものである。 - 特許庁
  • To suppress the occurrence of a reading and a writing error in a magnetic recorder due to the difference between a reference clock of a synchronizing signal and a clock of a data pattern.
    同期信号の基準クロックとデータパターンのクロックの差に起因する磁気記録装置における読み書きエラーの発生を抑制する。 - 特許庁
  • This enables the synchronization algorithm to compensate for the error of the previous stage, effectively locking each clock regenerator stage to a grand master clock directly.
    これにより、同期アルゴリズムは前のステージの誤差を補償して、各クロック再生器ステージを直接グランドマスタクロックに有効にロックすることができる。 - 特許庁
  • To provide an OFDM (orthogonal frequency division multiplex) receiver by which an influence of signal distortion caused by a clock error can be relaxed without performing clock control using a PLL.
    ＰＬＬによるクロック制御を行わずにクロック誤差による信号歪みの影響を緩和できるＯＦＤＭ受信装置を提供する。 - 特許庁
  • In the midst of clock extraction by a line number A with priority 1 registered in a clock extract line priority table, when a fault management section 6 detects a clock error, the section 6 gives an instruction of a changeover request of the clock extract destination to a clock control section 7.
    クロック抽出回線優先テーブル５に登録されている優先度１の回線番号Ａでクロック抽出している最中に、障害管理部５が、クロック異常を検出すると、クロック制御部７に対してクロック抽出先の切替え要求の指示をだす。 - 特許庁
  • To increase the reliability of a serial communication between microcomputers by suppressing the influence of an error at the time of mode switching and an error in the count value of a clock signal.
    マイクロコンピュータ間のシリアル通信で、モード切換え時の誤りや、クロック信号の計数値の誤りの影響を抑えて、信頼性を高める。 - 特許庁
  • Thus, an offset which eliminates the phase error between the fixed pattern and clock is added to the phase error information obtained from the reproduced signal of the mark.
    このようにマークの再生信号から得た位相誤差情報に対して固定パターンとクロックの位相誤差が０となるようなオフセットを加える。 - 特許庁
  • When an reception error is detected by an error detector 623 by a delay or the like of the operation, the clock-supply controller 621 continues the supply of the clock signal RCK_-in for reception of retransmission data.
    この作動の遅延等により、エラー検知部６２３により受信エラーが検知されると、クロック供給制御部６２１はクロック信号ＲＣＫ＿ｉｎの供給を継続して再送データを受信させる。 - 特許庁
  • The method of generating the calibrated clock includes a step of receiving a free-running fast clock, a step of receiving a free-running slow clock, a step of modifying the free-running slow clock, to provide a calibrated slow clock, having a specified frequency relation to the fast clock, and a step of providing a phase-compensation signal which represents phase error in the calibrated slow clock.
    較正クロックを生成する方法として、自走式高速クロックを受け取るステップと、自走式低速クロックを受け取るステップと、自走式低速クロックを修正して、高速クロックと指定の周波数関係を有する、較正低速クロックを提供するステップと、較正低速クロック中の位相誤差を表す、位相補償信号を提供するステップとを含む。 - 特許庁
  • To provide a method for correcting received sample clock timing by which proper correction of the received sample clock timing can be executed by accurately measuring an error between the received sample clock timing and ideal received sample clock timing, and to provide a digital signal receiver.
    受信サンプルクロックタイミングと理想の受信サンプルクロックタイミングとの誤差を正確に測定し、受信サンプルクロックタイミングの適正な補正が可能な受信サンプルクロックタイミング補正方法及びデジタル信号受信機を提供すること。 - 特許庁
  • The time of a body clock 4 and the time of a remote controller clock 3 which is transmitted and inputted from the remote controller 1, are compared, and the time of the remote controller clock is updated by the time of the body clock, when an error not smaller than a predetermined time is produced between them.
    リモコン１から送られてくるリモコン時計３の時刻と本体時計４の時刻を比較し、所定時間以上の誤差が生じたとき本体時計の時刻でリモコン時計の時刻を更新する構成としてある。 - 特許庁
  • A selector 130 switches the phase of the clock supplied from the frequency dividing circuit 120 to the error detecting circuit 140 according to a clock select signal S on which the detection result of the error detecting circuit 140 is reflected when the timing error is detected.
    セレクタ１３０は、エラー検出回路１４０の検出結果が反映されたクロック選択信号Ｓに基づき、タイミングエラーが検出された場合、分周回路１２０からエラー検出回路１４０に与えられるクロックの位相を切り替える。 - 特許庁
  • Also, the error detecting circuit 15 is provided with a constant cyclic clock generating circuit 17, a pair of clock count circuits 16 and 18, and a comparator circuit 19.
    また、エラー検出回路１５は、定周期クロック発生回路１７、１対のクロックカウント回路１６、１８および比較回路１９を含んでいる。 - 特許庁
  • With respect to the case where the clock tree 700A is replaced with the clock tree 700B, a hold error value HEV2 about modules 761 and 762 is calculated (S107).
    クロックツリー７００Ａがクロックツリー７００Ｂで置換された場合について、モジュール７６１及び７６２に関するホールドエラー値ＨＥＶ２を算出する（Ｓ１０７）。 - 特許庁
  • An adjustment module 38 generates a clock signal via an oscillator 40, while controlling the clock signal by a frequency corresponding to the derived error.
    調節部３８は、導出した誤差に応じた周波数によってクロック周波数を制御しながら、発振器４０にクロック信号を生成させる。 - 特許庁
  • The phase detector compares the phase of a reference clock signal with the phase of a fed-back clock signal and outputs the difference as an error control signal.
    位相検出器は基準クロック信号の位相と前記フィードバックされるクロック信号の位相とを比較し、その差を誤差制御信号として出力する。 - 特許庁
  • To minimize errors occurring in switching from an active system to a standby system, due to the error of a sampling clock in phase synchronization, using a reference clock.
    基準クロックに対する位相同期を行う際にサンプリングクロックの誤差に起因して、現用系から予備系への切替時に生じる誤差を最小にする。 - 特許庁
  • METHOD FOR REDUCING ERROR IN BIDIRECTIONAL RANGING BETWEEN TWO TRANSCEIVERS CAUSED BY CLOCK FREQUENCY OFFSET
    クロック周波数オフセットに起因する２つのトランシーバ間の双方向測距の誤差を低減するための方法 - 特許庁
  • To provide a circuit that generates a poly phase clock signal where jitter and a phase error due to a noise are small.
    ノイズに起因するジッタ、位相誤差が少ない多相クロック信号を発生する回路を提供する。 - 特許庁
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