「clock error」を含む例文一覧(516)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 次へ＞- A frequency computing section 7 outputs a frequency designation signal for designating the pixel clock frequency based on the error output from the comparison section 5 to correct the pixel clock, thereby correcting a scanning speed.
周波数演算部７は、比較部５によって出力された誤差に基づいては、画素クロック周波数を指定する周波数指定信号を出力して、画素クロックを補正し、走査速度の誤差を補正する。 - 特許庁 - Thereby, it is unnecessary to continue the generation of the high-speed clock to detect a clock error even when wireless communication such as incoming call confirmation is completed, so that power consumption can be reduced.
このため、着呼確認などの無線通信は完了しているのに、クロック誤差を検出するために高速クロックの発生を継続する必要がないので、消費電力を低減することができる。 - 特許庁 - To appropriately discriminate a phase error of an N-phase clock in a digital PLL device for realizing the high speed reproduction or high playability while lowering operating frequency by a new algorithm using the N-phase clock.
Ｎ相クロックを使用する新規なアルゴリズムにより動作周波数を低くし、高速再生や高いプレヤビリティを達成するデジタルＰＬＬ装置において、Ｎ相クロックの位相誤差を適切に判定する。 - 特許庁 - An error discrimination part 2 is provided with a 15-input OR circuit 3, a 2-input AND circuit 4 and a clock synchronization type set flip-flop 5.
エラー弁別部２は、１５入力論理和回路３、２入力論理積回路４及びクロック同期式セットフリップフロップ５を有する。 - 特許庁 - The delaying dissolves a signal route error and supplies a time necessary for buffering and distribution of the output clock signal.
この遅延により、信号経路誤差の解消並びに出力クロック信号のバッファ処理および分配に必要な時間を供給する。 - 特許庁 - To provide an independent positioning instrument and an independent positioning method for estimating a receiver position with the effect of a receiver clock error suppressed.
受信機時計誤差による影響を抑圧して受信機位置を推定する単独測位装置および単独測位方法を提供する。 - 特許庁 - To provide a data processor for a card host easily solving an access error caused by propagation delay of a clock signal and data.
クロック信号及びデータの伝播遅延に起因するアクセスエラーを解消することが容易なカードホスト用のデータプロセッサを提供する。 - 特許庁 - To supervise phase relation of a clock and data, and automatically try to dissolve an error by a simple circuit composition and low consumption power.
簡易な回路構成かつ低消費電力でクロックとデータの位相関係を監視し、エラーの解消を自動的に試行させること。 - 特許庁 - An interference component between channels of the base band signals and noise component are compressed to reduce a phase error of a recovered clock.
これらベースバンド信号に有するチャネル間の干渉成分や雑音成分が圧縮され、再生クロックの位相誤差が減少する。 - 特許庁 - To provide a wiring method capable of preventing a noise error occurring between clock nets, while the consumption of a wiring resource is being suppressed small.
配線リソースの消費を小さく抑えたまま、クロックネット間で発生するノイズエラーを防止することのできる配線方法を提供する。 - 特許庁 - A noise detector 51 detects reception noise included in a received signal by using a phase error of an IQ signal after a clock synchronization process.
ノイズ検出器５１は、クロック同期処理後のＩＱ信号の位相誤差を用いて、受信信号に含まれる受信ノイズを検出する。 - 特許庁 - A single analog to digital conversion of a single analog error signal to multiple, phase shifted, and a variable duty cycle clock is provided.
単一のアナログ誤差信号から多数の位相シフトされた可変デューティ・サイクル・クロックへの単一のアナログ−ディジタル変換が提供される。 - 特許庁 - A phase detector 210 compares a synchronous clock signal with a phase of serial data and outputs a phase error signal corresponding to a comparison result.
位相検出器２１０は、同期クロック信号とシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。 - 特許庁 - To provide a low cost bit error rate measuring instrument which shortens time required for auto search of a clock phase and is well balanced in terms of cost, regarding the bit error rate measuring instrument.
本発明は、ビット誤り率測定器に関し、クロック位相のオートサーチに要する時間を短縮し、低コストのコストバランスのとれたビット誤り率測定器を提供することを目的としている。 - 特許庁 - To provide (a clock circuit and) a timing analyzing method, which gives indexes of the cases or design improvement as to a hold error and a setup error, for the design of, specially, a large-scale complicated semiconductor circuit.
特に大規模複雑な半導体回路の設計において、クロック回路、ホールドエラー及びセットアップエラーについて、その原因又は設計改善の指標を与えるタイミング解析方法を提供する。 - 特許庁 - To provide a packet switching apparatus for reducing a data error caused in its high-speed signal interface by changing a clock frequency inside the apparatus on the basis of an error rate of main signal data.
主信号データのエラーレートに基づき装置内部クロック周波数を変化させることにより、装置内の高速信号インタフェースにおけるデータエラーを低減させるパケット交換装置を提供する。 - 特許庁 - A first PLL circuit for inputting a wobble signal and reproducing a clock synchronized with a wobble period is provided with a periodic error detection circuit for detecting a periodic error about the inputted signal.
ウォブル信号を入力してウォブル周期に同期しているとされるクロックを再生する第１ＰＬＬ回路に対して、入力信号についての周期誤差を検出する周期誤差検出回路を設ける。 - 特許庁 - To provide a code error rate measuring apparatus capable of automatically adjusting a measurement condition in the case of measuring a code error rate of a circuit to be measured for outputting a signal on the basis of a clock signal.
クロック信号に基づいて信号を出力する被測定回路の符号誤り率の測定に際して、測定条件の自動調整が可能な符号誤り率測定装置を提供する。 - 特許庁 - To provide a code error rate measurement apparatus and a code error rate measurement method for automatically setting a clock phase and a data threshold voltage to a center of an opening of an eye pattern at high speed with high accuracy.
クロック位相とデータ閾値電圧を高速かつ高精度でアイパターンの開口部中心に自動設定できる符号誤り率測定装置および符号誤り率測定方法を提供すること。 - 特許庁 - When the frequency error is larger than a designated error, a clock supply control circuit 117 stops clocks to the phase comparator 112, the adaptive equalizer 118 and the viterbi decoder 110 at least.
クロック供給制御回路１１７は前記周波数誤差が指定誤差よりも大きい場合、少なくとも位相比較器１１２、適応等化器１１８及びビタビ復号器１１０へのクロックを停止する。 - 特許庁 - In the case of reproduction, a reproduction circuit 9 applies waveform equalization to input reproduction data and recovers a data clock, a channel decoder 10 conduct recording demodulation processing and an error correction circuit 11 conducts error correction processing.
再生時は、入力再生データを再生回路９で波形等化とデータクロックの再生を行い、チャネルデコーダ１０で記録復調処理を施し、誤り訂正回路１１で誤り訂正処理を施す。 - 特許庁 - To provide an on-die termination control method and an associated control circuit in which an on-die termination operation can be performed in desired timing by solving a clock domain error between a delay locked loop clock and an internal clock regardless of a frequency at which on-die termination operates.
オンダイターミネーションが動作する周波数に関係なく、遅延固定ループクロックと内部クロックとの間のクロックドメインエラーを解決し、所望のタイミングにオンダイターミネーション動作を行うことができるオンダイターミネーション制御方法及びそれに係る制御回路を提供する。 - 特許庁 - The management terminal 20 calculates an error between the date and time clocked by the clock part 15 sent from the meter 10 and the date and time managed by a standard clock part 25, and transmits the standard date and time to the meter 10 only when the error is determined to be larger than a prescribed value.
管理端末２０は、計量器１０から送られてくる時計部１５が計時する日時と標準時計部２５が管理する日時との誤差を算出し、その誤差が所定値以上であると判断する場合のみ、計量器１０に標準日時を送信する。 - 特許庁 - When an error detection section 133 provided to a station 100 detects an error in data received first from an electronic clock main body 201 in the case that the data of the electronic clock main body 201 are transferred to a PC via the station 100, a control section 132 of the station 100 stops relay processing.
ステーション１００を介して電子時計本体２０１のデータをＰＣに転送する際、ステーション１００に設けたエラー検出部１３３が最初に電子時計本体２０１から受信したデータにエラーを検出すると、ステーション１００の制御部１３２は、中継処理を停止する。 - 特許庁 - The counter circuit 219 counts inputted error signals 237 based on a transmission error clock signal 224 when it is in a count-up mode, stops counting when it is in a shift mode, and outputs a counted quantity of generation of transmission errors by the shape of a serial shift-out signal 226, along with an input start of a shift clock 227.
エラーカウンタ回路２１９は、カウントアップモード時には伝送エラークロック信号２２４を基に入力されるエラー信号２３７をカウントし、シフトモード時にはカウントを停止してシフトクロック２２７の入力開始とともにカウントされた伝送エラー発生量をシリアルなシフトアウト信号２２６で出力する。 - 特許庁 - At a clock timing next to a clock timing at which the error diffusion operation is executed on two pixels at every other pixel (two pixels of odd-numbered ones or even-numbered ones) designated as concerned pixels, an error diffusion result of the pixel adjoining the concerned pixel is obtained by a CWAa 707a.
１画素おきの２画素（奇数番目同士の２画素または偶数番目同士の２画素）それぞれを注目画素とした誤差拡散演算を行うクロックの次のクロックにて、注目画素に相隣する画素における誤差拡散結果をＣＷＡａ７０７ａで求める。 - 特許庁 - A section position indicating ECC of (N-1)th of output NRZI synchronizing to a recording clock is made a second error check point, by judging an error at the first error check point, even if a transfer error is caused in the Nth ECC processing on a memory controller, recording of ECC unit to the (N-1)th can be performed.
記録クロックに同期した出力ＮＲＺＩの（Ｎ−１）番目のＥＣＣを示す区切り位置を第２エラーチェックポイントとし、第１エラーチェックポイントでのエラーを判断することより、メモリコントローラ上でＮ番目のＥＣＣ処理で転送エラーが発生しても、（Ｎ−１）番目までのＥＣＣ単位の記録を行うことができる。 - 特許庁 - When the code error rate measuring apparatus 10 conducts a code error rate measurement test of an object 13 to be measured, the error detector 12 outputs the control signal on the basis of a result of bit error detection and automatically adjusts the amplitude of the test data signal, an offset voltage, and a phase relation between the test data signal and the clock signal.
符号誤り率測定装置１０は、被測定物１３の符号誤り率測定試験に際して、エラー検出器１２は、ビットエラーの検出結果に基づいた制御信号を出力し、テストデータ信号の振幅及びオフセット電圧、並びに、テストデータ信号とクロック信号との位相関係を自動調整する。 - 特許庁 - A sample clock timing error measuring part 4 calculates the error direction and the error amount of a sample point by comparing the received IQ signals when ideally receiving known transmission preamble data with the IQ signals output by the A/D converter 2, and sets a phase correction value for correcting the calculated error to a phase shifter 5.
サンプルクロックタイミング誤差測定部４は、既知の送信プリアンブルデータを理想的に受信した場合の受信ＩＱ信号と、Ａ／Ｄ変換器２により出力されたＩＱ信号を比較しサンプル点の誤差方向及び誤差の量を算出し、位相シフタ５に算出した誤差を補正する位相補正値を設定する。 - 特許庁 - Concerning this timing verification method, when a PLL circuit exists on a clock path formed between a clock supply terminal for supplying a first clock designated as a verification object and the clock input terminal of an FF set at the terminal as a verification object, a second terminal clock delay value is found on the basis of a first terminal clock delay value DCE1, the jitter of the PLL and an stationary phase error.
開示されるタイミング検証方法は、検証対象として指定された第１のクロックを供給するクロック供給端と検証対象として終点に設定されたＦＦのクロック入力端子との間に形成されたクロック・パス上にＰＬＬ回路が存在する場合には、第１終点クロック遅延値ＤＣＥ１と、終点ループ遅延値と、ＰＬＬにおけるジッタ及び定常位相誤差とに基づいて、第２終点クロック遅延値を求める。 - 特許庁 - The method and the device employed for the detection of a phase error between the edge of an input data signal and the edge of a clock signal are disclosed.
入力データ信号のエッジとクロック信号のエッジとの間の位相誤差を検出するために使用される方法及び装置を開示する。 - 特許庁 - To reduce error rates when recording information on an information recording medium, and also optimize the recording parameter conditions for stabilizing clock generation.
情報記録媒体に対して、記録情報のエラーレートを低減し、なおかつクロック生成が安定する記録パラメータ条件の最適化を行う。 - 特許庁 - To correct self-excitation frequency error in an injection synchronizing oscillator when regenerating a clock using the injection synchronizing oscillator having a wide operating bandwidth.
動作帯域幅を広い注入同期発振器を用いてクロックを再生する際に、注入同期発振器の自励周波数エラーを補正する。 - 特許庁 - To make it possible to apply adjustment of a recording pulse parameter based on a phase error between a reproduction signal and a clock signal even to a high-density optical disk.
高密度光ディスクにおいても，再生信号とクロック信号の位相誤差に基づく記録パルスパラメータの調整を適用できるようにする。 - 特許庁 - Or the system evaluates and records the measurement time error of the transmission signal between the base stations while a common clock is given to the base stations 3, 4.
もしくは基地局３，４に共通のクロックを与えた状態で基地局間の送信信号の測定時刻誤差を評価、記録する。 - 特許庁 - A digital signal into which an analog input signal is sampled with a predetermined clock and A/D converted is input to the phase error detecting circuit 7.
位相誤差検出回路７は、アナログ入力信号に所定のクロックでサンプリングを行いＡ／Ｄ変換したデジタル信号を入力する。 - 特許庁 - Since the control range of the torque reduces, a control error is little caused, and accuracy of the electronic mechanical clock can be improved.
トルクの制御範囲が小さくなるので、制御誤差が生じにくくなり、電子制御式機械時計の精度を向上させることができる。 - 特許庁 - In the phase correction circuit 11, the complex multiplication of the phase correction signal to signals after the FFT operation is performed and the clock phase error is corrected.
位相補正回路１１では、ＦＦＴ演算後の信号に対して位相補正信号を複素乗算し、クロック位相誤差の補正を行う。 - 特許庁 - An error detection part 14 of an OFDM wave measuring apparatus 1 performs addition of a 4-symbol unit on a time base to orthogonally demodulated baseband signals, and detects a frequency error, a symbol head position a0 and a clock error a1 by guard correlation processing.
ＯＦＤＭ波測定装置１の誤差検出部１４は、直交復調されたベースバンド信号に対し、時間軸上で４シンボル単位の加算を行い、ガード相関処理によって、周波数誤差、シンボル先頭位置ａ０及びクロック誤差ａ１を検出する。 - 特許庁 - After a transfer error detection circuit 306 detects a transfer error that transfer data from a memory controller 170 to a recording modulation circuit 300 is delayed for a recording clock process, the number of transfer errors is counted in units of sync-frame in a transfer error count circuit 307.
メモリコントローラ１７０から記録変調回路３００への転送データが記録クロック処理に間に合わない転送エラーを転送エラー検出回路３０６で検出した後、転送エラーカウント回路３０７にてシンクフレーム単位で転送エラー回数をカウントする。 - 特許庁 - A radio communication system to which a beacon is periodically transmitted uses a clock error measured from a receiving packet, synchronizes a counter ticking a sending and receiving time of the beacon, adjusts and synchronizes every period of the clock.
周期的にビーコンが送信される無線通信システムにおいて、受信パケットから測定されたクロック誤差を用い、ビーコンの送受信時刻を刻むカウンタを同期させるとともに、クロックの周期のずれも調整し、同期する。 - 特許庁 - The time management unit 163 suppresses error of the clock unit 161 and the software timer 164 by shortening an interval to adjust the time of the clock unit 161 as a time until a start time becomes short.
時刻管理部１６３は、開始時刻までの時間が短くなるにつれて時計部１６１の時刻を調整する間隔を短くすることにより、時計部１６１及びソフトウェアタイマ１６４の誤差を抑制する。 - 特許庁 - When this periodic error exceeds the prescribed value, the clock frequency of the output of the PLL 24 is controlled by a frequency control circuit 28, then the reproduced data frequency is pulled in by the PLL 24 to generate the synchronizing clock.
この周期誤差が所定の値を越えた時、周波数制御回路２８は前記ＰＬＬ２４出力のクロック周波数を制御し、ＰＬＬ２４は再生データ周波数を引き込み同期クロックを発生する。 - 特許庁 - The phase error to be inputted into the digital loop filter 103 is changed in proportion to the output clock frequency, and thus, the loop characteristics can be linearly controlled dependently on the output clock frequency as the whole PLL loop.
デジタルループフィルタ１０３に入力する位相誤差を、出力クロック周波数に比例して変化させることで、ＰＬＬループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。 - 特許庁 - To provide a duty cycle correction circuit that is capable of exchanging data on both edges of rise and fall of the clock by correcting duty error of the input clock signal by using a multi phase signal generator.
入力クロック信号のデューティーエラーをマルチ位相信号発生器を利用して補正させることにより、クロックのライジング及びフォーリングの両エッジでデータを取り交わすことができるデューティーサイクル補正回路を提供する。 - 特許庁 - A detection circuit 4 detects a reception wave using the reproduced carrier wave and a recovered clock, and feeds difference (error) information of the detected reception wave, the reproduced carrier wave and the recovered clock back to a monitoring/control circuit 1.
検波回路４は再生搬送波，再生クロックを使用して受信波の検波を行い検出された受信波と再生搬送波，再生クロックとの差分（誤差）情報を監視・制御回路１にフィードバックする。 - 特許庁 - To provide a sampling conversion device capable of sampling-converting input data and outputting the resulting data, so as to be in synchronism with the clock that has a frequency different from that of an input clock, and reducing the error of output sample data.
入力クロックと異なる周波数のクロックに同期するように、入力データをサンプリング変換して出力できるとともに、出力サンプルデータの誤差を低減できるサンプリング速度変換装置を提供する。 - 特許庁 - A plurality of rectangular figure data are generated at a coordinate position of a shield line 115 which can lead out a clock branch not to cause any line short or design rule error from a clock main line 112 to a block 105 having a clock input terminal 114b arranged at an arbitrary place.
そして、クロック幹線１１２から、任意の場所に配置されたクロック入力端子１１４ｂを持つブロック１０５に対して、配線ショートまたはデザインルールエラーとならないようにクロック支線を引き出すことが可能なシールド配線１１５の座標位置に、予め複数の矩形の図形データを作成する。 - 特許庁 - Then, the output signal of the re-sampling part 220 is subjected to phase comparison with a preliminarily held reference signal, and the clock frequencies of a sampling clock generator 120 are controlled, so that frequency errors and phase errors is eliminated, based on the result of the phase comparison by a clock phase error detecting part 230.
そして、クロック位相誤差検出部２３０により、リサンプリング部２２０の出力信号と予め保持した基準信号とを位相比較し、この位相比較結果に基づき周波数誤差及び位相誤差がなくなるようにサンプリングクロック発生器１２０のクロック周波数を制御する。 - 特許庁 - An error with respect to call-incoming timing of 1.2 sec with a slow clock is confirmed with a fast clock at a stage in an initial state to correspond to the call-incoming timing by the combination of the number of slow clocks and the number of fast clocks, and a call-incoming signal is received within a fast clock operation time.
初期状態の段階で高速クロックにより低速クロックでの着呼タイミング１．２秒に対する誤差を確認し、低速クロック個数と高速クロック個数の組合わせにより着呼タイミングに合わせるようにし、高速クロック動作時間内で着呼信号を受けるようにした。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
